飛行器制導接收機的任務是在飛行過程中不斷接收導引指令， 保證飛行器沿預定軌道飛行。由于對抗干擾、抗截獲性能的嚴格要求， 飛行器制導系統的通信體制目前都在向快速跳頻(FH) 的方向發展。同時由于制導接收機搭載在飛行器上， 其體積和功耗受到了嚴格的限制。一般而言， 根據跳頻源的不同， 傳統的快速跳頻接收機主要有兩種實現方案： 一種是基于多鎖相環(PLL) 頻率合成跳頻源的方案， 其主要優點是可工作在高的本振頻率， 且功耗較低， 缺點是受限于環路鎖定時間而難以實現高速跳頻； 另一種是基于直接數字頻率合成(DDS)跳頻源的方案， 其主要優點是頻率轉換時間短、容易實現高速跳頻， 缺點是DDS 輸出頻率低， 要工作在高的本振頻率必須經過變頻， 這樣就使其結構復雜， 且功耗較高。另外， 由于DDS 輸出雜散抑制差， 接收機的性能也受到一定影響。

本文提出了一種利用接收機前端雙PLL 和基帶DDS 共同實現高速跳頻的改進設計方案， 給出了一種基于高速跳頻體制的飛行器制導接收機方案， 實驗結果表明， 改進方案較好地解決了本振泄漏問題和I、Q 兩個通道的平衡問題， 提高了系統性能。

1 系統特點和實現方案

飛行器制導系統的主要特點是必須具有優良的抗干擾、抗截獲性能， 同時制導接收機的體積和功耗嚴格受限。

采用直接序列(DS) 擴頻/快速跳頻混合擴頻體制是提高抗干擾、抗截獲性能的有效途徑。直接序列擴頻信號具有較好的抗寬帶干擾能力， 而快速跳頻信號具有較好的抗窄帶干擾能力，DS/FH 混合擴頻體制在同時兼容DS 系統和FH 系統抗干擾、抗截獲能力的同時還克服了單純DS 系統的遠近效應問題。跳頻速率對DS/FH 混合擴頻系統的抗干擾、抗截獲能力具有決定性的影響。

制導通信系統采用了FH/DS/MSK 混合擴頻調制體制。其主要性能指標如下：

工作頻段：1.7 GHz～1.9 GHz

工作體制：FH/DS/MSK

跳頻范圍：200 MHz

跳頻點數：200 個頻點， 間隔1 MHz

跳頻速率：76 000 跳/s

碼片速率：5 Mb/s

為了滿足體積和功耗的要求， 制導接收機放棄了“DDS 跳頻+ 二次變頻” 的超外差方案， 而采用“ 雙PLL跳頻+基帶數字跳頻” 的直接下變頻方案， 利用雙PLL頻率合成和基帶數字部件共同實現76 000 跳/s 的跳頻速率。整個接收機包括射頻前端、基帶數字信號處理和電源部分， 其體積為120 mm×60 mm×30 mm。

利用雙PLL 和基帶數字部件共同實現高速跳頻的方法是分組實現跳頻， 即將200 MHz 頻帶內的跳頻頻點分成若干組，也即若干個子頻帶，每個子頻帶帶寬40 MHz，包含40 個跳頻頻點(頻點間隔1 MHz) 。子頻帶之間可以重疊或不重疊。首先由雙PLL 實現2 000 跳/s 的子頻帶跳變， 再由DDS 在0.5 ms 時間間隔內實現子頻帶內40個頻點間的38 次跳變， 實現76 000 跳/s 的跳頻速率。

2 高速跳頻制導接收機總體設計

2.1 接收機結構

接收機采用直接下變頻拓撲結構， 將接收到的射頻調制信號直接進行一次性下變頻解調， 從而得到基帶輸入信號。由于省去了中頻變換環節， 能夠大大減少外圍元器件數量、印制電路板面積和功耗， 但需要解決好本振泄漏問題和正交數據解調時I、Q 兩個通道的平衡問題。

圖1 是制導接收機組成框圖。

跳頻頻率范圍為1.7 GHz～1.9 GHz 的射頻調制信號從天線輸入， 其輸入電平范圍約為-97 dBm～-27 dBm。

為了降低整機的噪聲系數， 首先經過低噪聲放大器進行適當增益放大， 再經過中心頻率為1 . 8 GHz 、帶寬為200 MHz 的帶通濾波器抑制帶外噪聲后送給具有自動增益控制功能的射頻放大器放大， 然后進行直接下變頻， 其中AGC 電壓取自下變頻信號的檢波輸出。下變頻電路帶有對本振進行±45° 移相的功能部分， 直接下變頻后輸出正交的兩路基帶信號， 經過低通濾波和放大后送給A/D 變換器， 其幅度可通過AGC 起控點的調節來控制， 以滿足A/D 變換器的要求。基帶數字信號處理部分由300 萬門的FPGA 構成， 完成跳頻同步、DS 解擴、MSK解調和信道解碼等功能。

FPGA 產生跳頻同步控制信號和ADC 采樣時鐘， 與MCU 通過高速SPI 接口和外部中斷接口進行控制信息的交換。MCU 接收到起跳時間和預置頻率的初值后， 控制頻率綜合器產生所需的本振信號， 送給下變頻器。為了滿足高速跳頻的要求， 采用雙PLL 頻率綜合器， 以完成2 000 跳/s 的頻率跳變。

2.2 接收機相關指標

(1) 噪聲系數NF

噪聲系數主要取決于射頻前端第一級的增益或損耗。根據目前低噪聲放大器的實際器件水平， 考慮接頭和饋線損耗， 可取接收機噪聲系數為NF≈1.5 dB。

(2) 接收機靈敏度Pin ，min

不考慮DS 擴頻的因素， 則碼速率Rb為5 Mb/s ( 也即直擴后碼片速率)。取成形濾波的滾降系數α=0.35 ， 則實際中頻帶寬為：

需要說明的是頻率合成器相位噪聲對接收機靈敏度的影響。相位噪聲會限制接收機的信噪比， 降低數字解調器的性能。當相位噪聲惡化到一定程度時， 即使不斷增大信噪比， 系統誤碼率也是不歸零的， 而是趨向于一個門限。這時接收靈敏度已不再滿足公式(3) 。

(3) 發射機輸出功率

設系統備余量E 為10 dB， 收、發天線增益Gt、Gr分別為0 dB 和6 dB。

(4) 動態范圍

根據實際工程項目要求， 信號視距傳輸距離d 的范圍為：100 m≤d≤80 km。

動態范圍為59 dB。實際設計時要留有抗衰落余量，根據所選器件的動態范圍為69.5 dB， 可取接收信號電平范圍為-97.6 dBm~-28.1 dBm。接收機各部分的增益預算將按此電平范圍來進行。

2.3 接收機內部增益預算

接收機內部各部分的增益預算如圖2 所示。

3 接收機前端的設計實現

3.1 低噪聲放大器(LNA)

低噪聲放大器按照噪聲系數和增益兼顧的原則設計。器件選用MGA-61563 。其工作點選擇為：Vd=3 V，Id=20 mA， 輸入、輸出50 Ω 匹配。

圖3、圖4 、圖5 分別給出了LNA 的正/反向增益、噪聲系數和輸入/輸出駐波比。

3.2 射頻前端帶通濾波器

射頻前端帶通濾波器的指標如下： 中心頻率fo=1.8 GHz ， 帶寬BW-3 dB=200 MHz ，BW-40 dB=600 MHz ， 插損約為1 dB，50 Ω 匹配。采用發卡式(hairpin) 平行耦合微帶線設計， 所占用的線路板面積為32 mm×22 mm。

圖6 、圖7 分別是hairpin 濾波器的結構外形和平面電磁場仿真特性。

3.3 雙PLL 頻率綜合器

本振跳頻源由雙PLL 頻率綜合器構成， 采用溫補晶振(TCXO) 作為參考頻率。由MCU 控制射頻開關以交替輸出2 個PLL 綜合的本振信號， 跳頻速率為2 000 跳/s 。

采取如下的控制策略：

先對環1 進行初始頻率預置。在跳頻切換時刻之前首先對環2 進行下一時刻的頻率預置， 然后切換到環1的輸出。如此循環往復， 交替切換兩個PLL 的輸出。

采用這種策略可以放寬對每個PLL 鎖定時間的要求， 更好地保證了跳頻源輸出本振信號的雜散特性。圖8 是實測的PLL 輸出相位噪聲和雜散特性。

頻率綜合器關鍵參數指標如下：

每個PLL 的環路帶寬200 kHz，鎖定時間小于50 μs，MCU 頻率預置時間小于2 μs；射頻開關完成雙環切換所需時間為幾十納秒[ 5]。

鎖相環采用ADF4360-3 ， 射頻開關采用吸收式單刀雙擲開關HMC349MS8G， 隔離度約60 dB@1.8 GHz 。

3.4 下變頻器與自動增益控制

直接下變頻器集成了可變增益放大器(VGA) ， 其變換增益具有69.5 dB 的動態范圍， 可與基帶輸出檢波器一起實現自動增益控制功能。下變頻器選用AD8347 ， 其解調帶寬90 MHz ，I/Q 幅度平衡度0.3 dB， 正交相位誤差典型值±1°[ 6]。

對高速跳頻信號而言，AGC 瞬態特性是一個非常關鍵的指標， 必須減小電路時間常數， 以保證能夠及時跟蹤輸入信號幅度的變化。具體措施是減小VGA 控制輸入端的濾波電容值。

3.5 基帶低通濾波和放大

射頻前端跳頻同步后的I /Q 基帶信號帶寬約為20 MHz ， 基帶低通濾波器采用5 階LC 橢圓函數濾波器的形式，L 、C 的值要精心選取， 以滿足I 、Q 通道平衡和相位誤差的要求。基帶放大器采用AD8347 內部集成的放大器， 能夠保證正交通道幅度的平衡。最終輸出幅度可通過AGC 起控點的調節來控制。基帶低通濾波器的紋波為0.3 dB， 放大器增益為30 dB。圖9 是基帶低通濾波器的頻率響應特性。

3.6 電路板的選材和布局

接收機射頻前端部分單獨采用一塊電路板， 面積為118 mm×58 mm。電路板采用4 層設計， 高頻模擬部分單獨占一面，MCU 數字控制部分和電源部分占另一面。

LNA 部分和LO 部分分別屏蔽處理。上、下兩面電路板選用Rogers RO4350B 板材， 其介電常數在10 GHz 以下時為3.48，損耗角正切為0.003 7。中間使用FR4 板材。

4 基帶部分及其基本算法框架

基帶數字信號處理部分主要包括FPGA 及雙路ADC。ADC 采樣時鐘由FPGA 提供， 采樣頻率為80 MHz 。

基帶數字信號處理算法均由FPGA 完成。圖10 是基帶數字信號處理的基本算法框架。

采用延遲鎖定的方法實現跳頻同步、DS 擴頻偽隨機序列同步和MSK 相干載波的同步。由于系統采用了多進制正交DS 擴頻和(31 ，25)RS 編碼， 對于5 Mc/s 的碼片速率， 達到的最高信息速率為625 Kb/s 。

針對實際工程項目的需要， 本文提出了利用雙PLL和基帶數字部件共同實現高速跳頻的改進方案， 確定了制導接收機相關指標參數， 采用“ 雙PLL 跳頻+基帶數字跳頻” 的直接下變頻方案實現了76 000 跳/s 的高速跳頻， 同時兼顧了系統對體積和功耗的限制要求。設計的高速跳頻制導接收機較好地解決了本振泄漏問題和I、Q 兩個通道的平衡問題， 提高了系統性能。