讀指令時序，每個指令的前3個時鐘周期用于讀指令，4~6周期讀信號rd有效，第7 個周期讀信號無效，第8個周期地址總線輸出PC地址，為下一個指令作準備。

寫指令時序，每個指令的第3.5個時鐘周期建立寫地址，第四個周期輸出數據，第5個時鐘周期輸出寫信號，第6個時鐘結束，第7.5個時鐘周期輸出為PC地址，為下個指令做準備。

如圖2 所示，這是ModelSim SE6.0進行波形仿真的結果。

4 微處理器指令

數據處理指令：數據處理指令完成寄存器中數據的算術和邏輯操作，其他指令只是傳送數據和控制程序執行的順序．因此，數據處理指令是唯一可以修改數據值的指令，數據處理指令一般需兩個源操作數，產生單個結果．所有的操作數都是8位寬，或者來自寄存器，或者來自指令中定義的立即數．每一個源操作數寄存器和結果寄存器都在指令中獨立的指定。

圖2 讀寫指令時序

數據傳送和控制轉移類指令：共有17條，不包括按布爾變量控制程序轉移的指令。其中有全存儲空間的長調用、長轉移和按2KB分塊的程序空間內的絕對調用和絕對轉移；全空間的長度相對轉移及一頁范圍內的短相對轉移；還有條件轉移指令。這類指令用到的助記符有ACALL, AJMP, LCALL, LJMP, SJMP, M, JZ, JNZ, ONE,DJNZ。控制轉移類指令主要用來修改1x指針從而達到對程序流的控制，所用到的寄存器主要有sp, pc, ir等寄存器。指令由操作碼和操作數組成，取指令電路的目的就是把指令碼和操作數分開。組成電路由如圖3所示。取指令電路由程序指針，程序指針解析模塊、ROM, IR(指令寄存器)，控制器狀態寄存器組成。取指令指令的過程如下:PC指針的值經過pc_mux模塊賦值，把ROM中的指令取出來，送到指令寄存器的數據輸入口。指令寄存器受狀態寄存器的控制，當取指令信號有效時，ROM中的指令碼被保存在指令寄存器中，然后經控制器譯碼，產生控制信號，對PC指針的增量加以控制取出下一條指令。

圖3 取指令電路

5 匯編

匯編程序是為了調試軟核而開發的，手工編寫機器碼很容易出錯并且工作量很大。在調試過程中修改指令集時，匯編程序也要作相應的修改。所以要求編譯器的結構簡單性能可靠，在程序中必要的地方可以用堆疊代碼方法實現，不必考慮編程技巧和匯編器效率問題。匯編程序用于測試RISC CPU的基本指令集，如果CPU的各條指令執行正確，停止在HLT指令處。如果程序在其它地址暫停運行，則有一個指令出錯。程序中，@符號后的十六進制表示存儲器的地址，每行的//后表示注釋。下面是一小段程序代碼，編譯好的匯編機器代碼裝入虛擬ROM，要參加運算的數據裝入虛擬RAM就可以開始進行仿真。

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6 調試

最基本的調試手段 是基于FPGA 廠商提供的開發和仿真環境，用硬件描述語言編寫TESTBENCH，構成一個最小運行環境。TESTBENCH產生對目標軟核的激勵，同時記錄軟核的輸出，和預期值進行比對，可以確定核的設計錯誤。這種方法的好處是實現容易，結果準確，但硬件描述語言編碼量較大。為了仿真結果的準確性，無論功能仿真還是時序仿真，仿真的步長都不能太小，結果導致整個系統仿真時間太長。本設計中先對RISC CPU的各個子模塊進行了分別綜合，檢查正確性，如果發現錯誤可以在較小的范圍內來檢查并驗證。子模塊綜合完畢后，把要綜合的RISC CPU的模塊與外圍器件以及測試模塊分離出來組成一個大模塊，綜合后的的RISC CPU模塊如圖4所示，這是Xilinx ISE7.1 所綜合生成的技術原理圖。

綜合的結果只是通用的門級網表，只是一些與、或、非門的邏輯關系，和芯片實際的配置情況還有差距。此時應該使用FPGA/CPLD廠商提供的實現與布局布線工具，根據所選芯片的型號，進行芯片內部功能單元的實際連接與映射。這種實現與布局布線工具一般要選用所選器件的生產商開發的工具，因為只有生產者最了解器件內部的結構，如在ISE的集成環境中完成實現與布局布線的工具是Flow Engine。

圖4 CPU技術原理圖

STA（Static Timing Analysis）靜態時序分析，完成FPGA設計時必須的一個步驟。在FPGA加約束、綜合、布局布線后，在ISE中可以運行Timing Analyzer生成詳細的時序報告，本設計中Minimum period: 12.032ns (Maximum Frequency: 83.112MHz)，Minimum input arrival time before clock: 6.479ns，Maximum output required time after clock: 9.767ns。然后，設計人員檢查時序報告，根據工具的提示找出不滿足Setup/Hold time的路徑，以及不符合約束的路徑，進行修改保證數據能被正確的采樣。在后仿真中將布局布線的時延反標到設計中去，使仿真既包含門延時，又包含線延時信息。這種后仿真是最準確的仿真，能真實地反映芯片的實際工作情況。

7 結 論

復雜的RISC CPU設計是一個從抽象到具體的過程，本文根據FPGA的結構特點，圍繞在FPGA上設計實現八位微處理器軟核設計方法進行探討，研究了片上系統的設計方法和設計復用技術，并給出了指令集和其調試方法，提出了一種基于FPGA的微處理器的IP的設計方法。本文作者創新點是：根據Spartan II 的內部結構，在編碼階段實現了地址和數據的優化，實現階段對內部布局布線進行重新配置，設計實現的微處理器僅占用78個slices，1個Block RAM，在10萬門的芯片實現，占用6%的資源。