這篇文章聊一聊輸入輸出（IO）中的輸出。大家都知道IO是芯片跟系統(tǒng)交互的直接路徑，IO做的好與壞系統(tǒng)很容易就能檢測(cè)出來(lái)。比如輸出無(wú)法達(dá)到VOH/VOL、輸出波形爬的太慢或者太快、輸出的上升沿或下降沿不對(duì)稱等等。輸出特性的好壞更專業(yè)的是用如下的眼圖來(lái)描述。

圖中的陰影部分表示眼睛，眼睛睜開的越大，表示傳輸特性越好，有機(jī)會(huì)IC君會(huì)好好的研究一下眼圖，先給自己留個(gè)作業(yè)。

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對(duì)于中低速的應(yīng)用而言，比如Flash的數(shù)據(jù)輸出速度大概是100MHz左右，基本的CMOS輸出電路如下圖所示：

原理也很簡(jiǎn)單，輸出“1”的時(shí)候，PMOS作為上拉管對(duì)Cload進(jìn)行充電，從0到VOH；輸出“0”的時(shí)候，NMOS作為下拉管對(duì)Cload進(jìn)行放電，從VOH到0。根據(jù)MOS的充放電電流，假設(shè)MOS管一直工作在飽和區(qū)(實(shí)際平均電流是飽和區(qū)和線性區(qū)的平均)，得到以下公式：

當(dāng)電壓達(dá)到VDD/2時(shí)所消耗的時(shí)間為：

最終可以得到MOS管子的寬長(zhǎng)比如下：

輸出電路的最重要的設(shè)計(jì)spec通常如下圖藍(lán)色框圖所示：

從CLK的某個(gè)沿到輸出數(shù)據(jù)valid的時(shí)間 tCO舉個(gè)例子 Cload=30pF ，tCO=9ns。

根據(jù)這個(gè)spec以及上面的公式可以得到PMOS/NMOS的尺寸，再通過hspice來(lái)確認(rèn)自己設(shè)計(jì)的正確性。當(dāng)然實(shí)際設(shè)計(jì)要留更多的Margin來(lái)cover一些工藝的偏差，還要考慮信號(hào)線和電源線的routing，另外在設(shè)計(jì)中要注意盡量降低數(shù)據(jù)在切換時(shí)候的PMOS/NMOS同時(shí)導(dǎo)通的cross bar 電流。

在整個(gè)設(shè)計(jì)過程中，芯片輸出在PCB板上驅(qū)動(dòng)至下一個(gè)芯片的路徑看成了一根理想導(dǎo)線，被驅(qū)動(dòng)的芯片作為負(fù)載簡(jiǎn)化成了Cload。這樣的假設(shè)在中低頻的應(yīng)用中（200Mhz以下）可能問題不大，而且VDD通常也是1.8V或者3V，幅度也比較寬。信號(hào)在整個(gè)傳輸過程中，不用特別考慮信號(hào)完整性的問題。

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對(duì)于高速應(yīng)用而言，比如DRAM的速度都是Ghz量級(jí)的，低功耗DRAM LPDDR4 的VDD電壓幅度為1.1V，而且有越來(lái)越小的趨勢(shì)。 DRAM的性能趨勢(shì)可以參考下圖：

高速應(yīng)用下芯片輸出在PCB板上驅(qū)動(dòng)至下一個(gè)芯片的路徑不能只當(dāng)作導(dǎo)線，必須考慮信號(hào)完整性的問題。

信號(hào)完整性大致受到以下2個(gè)方面的影響：

傳輸線效應(yīng)，比如反射；

與通道其他因素的交互，比如串?dāng)_和電源線的噪聲。

信號(hào)完整性問題和很多因素相關(guān)，頻率提高、上升時(shí)間減少、擺幅降低、互聯(lián)通道不理想、供電環(huán)境惡劣、通道之間延時(shí)不一致等都可能導(dǎo)致信號(hào)完整性問題。但究其根源，主要是信號(hào)上升時(shí)間減小了。上升時(shí)間越小，信號(hào)中包含的高頻成分就越多，高頻分量和通道間的相互作用（反射、串?dāng)_、電源噪聲等）就可能使得信號(hào)產(chǎn)生嚴(yán)重的畸變。

下圖就是由反射引起的振鈴現(xiàn)象：

信號(hào)在2個(gè)不同阻抗域傳輸?shù)姆瓷湎禂?shù)和傳輸系數(shù)：

反射系數(shù)為反射電壓和輸入電壓的比值：

Xf =（Z2-Z1）/ (Z1+Z2)

傳輸系數(shù)是傳輸電壓和輸入電壓的比值：

Xtran = 2*Z2 / (Z1+Z2)

反射的具體原理有興趣可以找文章末尾的參考書籍閱讀。

從反射系數(shù)的公式可以看到，要想消除反射的影響，必須阻抗匹配，也就是Z2=Z1。

考慮到反射的消除以及輸出上升下降時(shí)間的控制，輸出電路的示意圖如下：

上拉由7條240歐姆的PMOS分支構(gòu)成，具體enable哪幾條可以調(diào)整，在DRAM中可以通過模式寄存器控制。比如enable其中3條，那上拉電阻就是3條并聯(lián)，最終電阻為80歐姆；下拉也是也是由7條240歐姆的NMOS分支構(gòu)成，工作原理與上面類似。

有人肯定要問，這個(gè)電路就能做到精確的電阻匹配嗎？

答案是不能。

因?yàn)槲覀兊男酒谥圃爝^程中會(huì)引入工藝的偏差，而且實(shí)際使用過程中溫度電壓也不一樣，那怎么辦呢？

引入校準(zhǔn)機(jī)制，校準(zhǔn)之后就可以得到相對(duì)精確的阻抗。首先要引入一個(gè)精確外部電阻作為標(biāo)準(zhǔn)，不然后續(xù)的校準(zhǔn)基礎(chǔ)都是錯(cuò)誤的。

DRAM引入了ZQ pin， 這個(gè)pin 外接了一個(gè)精確的電阻240歐姆。DRAM在上電之后就會(huì)進(jìn)行ZQ 校準(zhǔn)，校準(zhǔn)出系統(tǒng)需要的阻抗，傳遞給所有的輸出pin。

電路示意圖如下圖所示：

每一個(gè)分支的具體電路示意圖如下：

可以看出，每一個(gè)分支是由一堆并聯(lián)的PMOS或者NMOS，再串聯(lián)一個(gè)電阻RLIN得到。我們的目標(biāo)就是將這個(gè)分支精確匹配到240歐姆。

從MOS管的IV特性得出MOS管的等效阻抗其實(shí)不是線性的，希望阻抗得到精確匹配，就不能完全用MOS來(lái)作為等效電阻。

串聯(lián)電阻RLIN可以取一個(gè)比較大的值，比如100歐姆，那剩下的MOS就要匹配240-100=140歐姆的電阻。可以通過PU1 PU2 ... PUN來(lái)確定到底開多少個(gè)MOS管，然后用分壓去跟VDD/2去作為比較，根據(jù)比較結(jié)果動(dòng)態(tài)調(diào)整PU[5:1]的值。通常這里用的是逐次逼近SAR算法，這個(gè)算法也蠻有意思的，ADC中也經(jīng)常會(huì)用到，IC君會(huì)在后續(xù)的文章中研究，又留一次作業(yè)。

說(shuō)完電阻匹配，再來(lái)聊一聊信號(hào)的上升下降沿的時(shí)間（斜率）控制。輸出信號(hào)的斜率可以通過打開分支的時(shí)間來(lái)控制，示意圖如下：

逐步打開分支，使得輸出DQ信號(hào)的斜率相對(duì)緩慢的上去。

同時(shí)我們還可以在分支內(nèi)部做精細(xì)的控制,示意圖如下：

把MOS的gate控制信號(hào)進(jìn)行延遲，可以通過C0、C1、C2這3條路徑得到不同的D0D。D0D驅(qū)動(dòng)的DQ與D0驅(qū)動(dòng)的DQ疊加，調(diào)整最終DQ的斜率。

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從低頻到高頻，對(duì)于CMOS類型的輸出電路設(shè)計(jì)而言，基本的原理其實(shí)差不多。但是高頻需要考慮信號(hào)完整性的問題，電路也因此變得更復(fù)雜。