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FPGA學(xué)習(xí)系列:32. 如何實(shí)現(xiàn)二進(jìn)制轉(zhuǎn)十進(jìn)制的設(shè)計(jì)

電子工程師 ? 來源:未知 ? 作者:王淳 ? 2018-09-20 09:38 ? 次閱讀

設(shè)計(jì)背景:

二進(jìn)制轉(zhuǎn)十進(jìn)制在設(shè)計(jì)應(yīng)用中十分的廣泛。尤其在AD轉(zhuǎn)化中是必須所用到的一個(gè)小知識點(diǎn),學(xué)習(xí)二進(jìn)制轉(zhuǎn)十進(jìn)制的方法顯的非常的重要。今天就和筆者來學(xué)習(xí)二進(jìn)制轉(zhuǎn)十進(jìn)制的方法,通過簡單的學(xué)習(xí)來掌握這么一門知識。

設(shè)計(jì)原理:

本次的設(shè)計(jì)主要是一個(gè)簡單的二選一數(shù)據(jù)選擇器,我們的設(shè)計(jì)主

二進(jìn)制中只有 0 和 1 兩個(gè)狀態(tài),可以表示 0、1 兩種狀態(tài)的電 子器件很多,如開關(guān)的接通和斷開,晶體管的導(dǎo)通和截止、磁元 件的正負(fù)剩磁、電位電平的低與高等都可表示 0、1 兩個(gè)數(shù)碼。使 用二進(jìn)制,電子器件具有實(shí)現(xiàn)的可行性。

二進(jìn)制數(shù)的運(yùn)算法則少,運(yùn)算簡單,使計(jì)算機(jī)運(yùn)算器的硬件結(jié) 構(gòu)大大簡化。由于二進(jìn)制 0 和 1 正好和邏輯代數(shù)的假(false)和 真(true)相對應(yīng),有邏輯代數(shù)的理論基礎(chǔ),用二進(jìn)制表示二值 邏輯很自然。電子器件中,所有的數(shù)據(jù)都是用二進(jìn)制來表示的。

2.BCD

BCD 碼(Binary-Coded Decimal)亦稱二進(jìn)碼十進(jìn)數(shù)或二-十進(jìn)制代碼。用4位二進(jìn)制數(shù)來表示1位十進(jìn)制數(shù)中的0~910個(gè) 數(shù)碼。BCD 碼是一種二進(jìn)制的數(shù)字編碼形式,用二進(jìn)制編碼的十 進(jìn)制代碼。BCD 碼這種編碼形式利用了四個(gè)位元來儲(chǔ)存一個(gè)十進(jìn) 制的數(shù)碼,使二進(jìn)制和十進(jìn)制之間的轉(zhuǎn)換得以快捷的進(jìn)行。

3.實(shí)現(xiàn)方法

1)10求余法

將需要轉(zhuǎn)換的數(shù)字除權(quán)然后對10求余,得出數(shù)各個(gè) 位上的數(shù)字。8b1000_0000(10進(jìn)中的128,將此數(shù) 字對10余,個(gè)“8,“8”賦最低的4。將 此數(shù)字(128)10,得出12(在FPGA計(jì)算,自動(dòng)取整, 對10,然得出位“2,把“2”賦給低的4。將此 數(shù)字(128)除以100,得出1,對10余,然得出位“1把“1”賦給另外的4位。這樣就轉(zhuǎn)換出了BCD碼。

這類方法中,利用了大量的除法和求余,占用了大量的邏輯資 源。但是,實(shí)現(xiàn)比較簡單,如果芯片的邏輯資源足夠的話,可以 采取使用這種方法。

2)大四加三法

進(jìn)行移位,然后進(jìn)行判斷。如果大于四,則加三。最后得出們想要的BCD(下是按轉(zhuǎn)換7講解的

架構(gòu)圖如下

bin_data[7:0]:輸入的二進(jìn)制數(shù)據(jù)。

bin_data[11:0]:輸出的BCD碼(輸入的二進(jìn)制數(shù)據(jù)為8位,最大 8’b1111_1111(255),四位進(jìn)表示一個(gè)BCD,故而12。

設(shè)計(jì)代碼:

設(shè)計(jì)模塊

module bin_to_bcd(bin, bcd);

input [7:0] bin;

output [11:0] bcd;

wire [19:0] shift_reg [5:0];

assign shift_reg[5] = {9'b0,bin,3'b0};

bcd_modify u1(.bcd_in(shift_reg[5]), .bcd_out(shift_reg[4]));

bcd_modify u2(.bcd_in(shift_reg[4]), .bcd_out(shift_reg[3]));

bcd_modify u3(.bcd_in(shift_reg[3]), .bcd_out(shift_reg[2]));

bcd_modify u4(.bcd_in(shift_reg[2]), .bcd_out(shift_reg[1]));

bcd_modify u5(.bcd_in(shift_reg[1]), .bcd_out(shift_reg[0]));

assign bcd = shift_reg[0][19:8];

endmodule

module bcd_modify(bcd_in, bcd_out);

input [19:0] bcd_in;

output [19:0] bcd_out;

wire [19:0] bcd_reg;

bcd_sigle_modify u1(.bcd_in(bcd_in[19:16]), .bcd_out(bcd_reg[19:16]));

bcd_sigle_modify u2(.bcd_in(bcd_in[15:12]), .bcd_out(bcd_reg[15:12]));

bcd_sigle_modify u3(.bcd_in(bcd_in[11:8]), .bcd_out(bcd_reg[11:8]));

assign bcd_reg[7:0] = bcd_in[7:0];

assign bcd_out = {bcd_reg[18:0],1'b0};

endmodule

module bcd_sigle_modify(bcd_in, bcd_out);

input [3:0] bcd_in;

output reg [3:0] bcd_out;

always @ (*)

begin

if (bcd_in > 4)

bcd_out = bcd_in + 3;

else

bcd_out = bcd_in;

end

endmodule

測試模塊

`timescale 1ns/1ps

module tb();

reg [7:0] bin;

wire [11:0] bcd;

initial begin

bin = 255;

#500 bin = 20;

#500 bin = 125;

#500 $stop;

end

bin_to_bcd bin_to_bcd_dut(

.bin(bin),

.bcd(bcd)

);

endmodule

仿真圖:

從仿真中可以看出本次設(shè)計(jì)的正確性,測試中我們輸出的二進(jìn)制和為8個(gè)1也就是255,轉(zhuǎn)化為10進(jìn)制后 按16進(jìn)制顯示,也就是255,通過驗(yàn)證設(shè)計(jì)正確。


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原文標(biāo)題:FPGA學(xué)習(xí)系列:32. 二進(jìn)制轉(zhuǎn)十進(jìn)制的設(shè)計(jì)

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