在電路中，時鐘的不良設計可能導致整個設計的失敗。盡管最簡單的時鐘分布是最好的，但是在很多應用中，電路板上某些位置的芯片需要同步時鐘信號，而在另外一些位置又需要非同步（即不同頻率）時鐘信號，時鐘的分布形成了一個多分支時鐘樹，給設計帶來了巨大的挑戰。

滿足設計規范中抖動（jitter）的要求是時鐘設計中最關鍵的。抖動是時鐘周期實際值與理想值之間的差異，并且通常隨著時鐘樹而變得更復雜，操作頻率越高，jitter越大。更糟糕的是，它的容差通常非常小，在超高速應用中甚至只允許有幾個飛秒（10-15s）的容差。偏斜(Skew)是指同步時鐘信號從一個芯片到另一個芯片之間的時間差異，在采用網絡級同步通信的應用中，它是一個很大的問題。相對而言，Jitter是一個普遍存在的問題，因為它直接影響自由振蕩電路和同步電路，本文將重點討論如何降低他對電路時鐘的影響。

設計約束要求工程師不僅選擇高精度時鐘芯片、設計優秀的電路布局，還要確保時鐘信號在傳輸到目標IC的過程中不受電磁干擾（EMI）或其他信號線的串擾。但是在很多時候，即使選擇了高精度的芯片和優秀的時鐘樹設計，也不能保證抖動是最小的。制造工藝、供應電壓、溫度和頻率的變化都會影響到時鐘特性。測試和故障排除是必要的，而在測試和排除故障的過程中，通常又會導致器件的更改，甚至是添加諸如抖動衰減器等來清理時鐘信號，以滿足產品規范。

（注：在描述時鐘樹精度時，工程師有時會提到相位噪聲。抖動是時鐘在時域上不確定性的度量；而相位噪聲是抖動在頻域的表現，盡管本文僅限于時域技術，但所提到的解決方案，也適用于頻域。）

時鐘樹芯片

不同產品對時鐘的要求像人類的指紋一樣各不相同，所以沒有典型的時鐘樹結構。圖1給出了一個時鐘樹的例子，圖中的芯片來源于Silicon Labs。

雖然時鐘電路具有多樣性，但通常每個電路具有以下一個或多個器件：

• 石英晶體：生成特定時鐘信號頻率的壓電諧振器。
• 晶體振蕩器：以晶體頻率為參考，生成多個頻率和輸出的電路。壓控振蕩器是晶體振蕩器的一個變體，可以通過調諧產生更精確頻率的時鐘輸出。
• 時鐘緩沖器：將單時鐘生成多路副本，分發給工作在相同頻率下的芯片。時鐘緩沖器的一個變體是零延遲緩沖器。
• 時鐘發生器：以輸入頻率為參照而生成多個頻率輸出的芯片。
• 抖動衰減器：通過衰減輸入的抖動來清理時鐘信號的芯片。

石英晶體

石英晶體（X）被用作壓電諧振器，當施加電信號時，它能夠以精確的頻率諧振，然后被用作時鐘生成器的參考頻率。作為參考頻率，晶體有一些關鍵優勢：

• 根據晶體的切割和安裝方式，石英晶體可以提供32kHz至50MHz范圍內的特定頻率。
• 頻率不受溫度的影響（但也不是完全無關）。
• 晶體產生的相位噪聲很少（抖動的頻域表現）
• 它們呈現高Q因子（即，頻率輸出在標稱或中心頻率附近呈現窄帶寬）。

石英晶體通常與振蕩器電路一起使用，振蕩器電路增強了晶體的溫度獨立性，放大了晶體的輸出，通過乘或除，可以通過晶體的參考頻率產生一個或多個不同頻率的輸出，也可以將晶體的正弦波輸出改變為數字電路所要求的方波。振蕩器電路可以內置在目標IC中，也可以與晶體振蕩器（XO）相配對，該器件的輸出將成為目標IC的時鐘輸入。 Microchip的PL602-03就是一個例子，它產生的時鐘抖動極小，可以使用12到25MHz的石英晶體，產生48到100MHz的輸出頻率。

晶體振蕩器

晶體振蕩器（XO）的方波輸出可以是單端信號也可以是差分信號。差分信號一般應用于高速并且對抖動敏感的電路。使用晶體振蕩器是一般要考慮成本，除非應用需要多個時鐘頻率或對時鐘精度要求特別嚴格。

XO的一個替代方案是壓控XO（VCXO）。VCXO的參考時鐘仍然由石英晶體決定，但通過調整控制電壓，該頻率可以在某個范圍內略微調整。VCXO的電壓調整范圍約為±100-200ppm。VCXO可用于機頂盒等系統，以滿足所需的閉環頻率響應，同時保持干凈的時鐘輸出。安森美半導體的NB3N508S就是一個例子，它是一款低相位噪聲的VCXO，可以從27MHz的石英晶體信號中產生216MHz的時鐘輸出。在0-3.3V范圍內調節VIN引腳的電壓，可獲得±100ppm的電壓輸出。

在電路中，將石英晶體，XO或VCXO放置在目標IC附近，可以使用更少的時鐘器件，以最低的成本構建時鐘樹。然而，隨著目標IC數量的增加，這種方法也變得不切實際。

時鐘緩沖器

對于需要多個相同時鐘輸入的電路，一個可選的方案是添加時鐘緩沖器。時鐘緩沖器的參考時鐘可以由石英晶體、晶體振蕩器或時鐘芯片（如時鐘發生器）來提供。參考時鐘從輸入引腳輸入，時鐘緩沖器可以復制出2至10個時鐘副本給需要同一頻率的IC。使用一個時鐘緩沖器，可以省去原本需要的多個石英晶體和晶體振蕩器，降低了成本，也節省了電路板空間，但給布線帶來了麻煩。一個經驗法則是，如果需要四個或更多時鐘，使用時鐘緩沖器通常比使用單獨的晶體和晶體振蕩器更加經濟實惠。

精度更高的時鐘緩沖器叫做零延遲時鐘緩沖器，它的成本更高些。如針對PCIe應用的IDT 9DBL0是一種3.3V雙輸出時鐘緩沖芯片，它將一個時鐘信號扇出為多個時鐘信號，而不產生延遲，輸出之間的偏差也很小。這些器件一般采用鎖相環（PLL）技術，該鎖相環使用參考輸入和由輸出驅動的反饋輸入。PLL內的相位檢測器能夠調節VCXO的輸出頻率，使多路輸出無相位或頻率差異，因此無抖動差異。

時鐘發生器

與時鐘緩沖器一樣，時鐘發生器的參考時鐘也由石英晶體、晶體振蕩器或其他時鐘電路提供。前面提到的時鐘緩沖器是用來生成多個相同頻率的信號副本，而時鐘發生器可以通過單個參考時鐘輸入生成多個不同頻率的時鐘輸出。此外，時鐘發生器還包括其他功能，如時鐘輸出的使能與關閉、頻率偏移和頻譜擴展。通過使用差分信號，時鐘skew的控制，傳輸線的精心設計等可以保證集中式時鐘源可以提供與多個分立晶體和晶體振蕩器相似的時鐘精度。

時鐘發生器的一個例子是Silicon Labs的Si5338Q，該芯片是一款高性能，低抖動的時鐘發生器，它能夠合成四個獨立的高達350MHz的用戶可編程時鐘頻率并能夠選擇高達710MHz的輸出頻率。它的輸出支持四個差分時鐘，八個單端時鐘或兩者的組合（圖2）。

抖動衰減器

時鐘樹可能需要的另一個芯片是抖動衰減器。抖動衰減器是專用芯片，用于“clean-up”時鐘信號。它一般用在高速電路中，必須要將抖動減小到可以忽略的程度以確保電路正常工作的場合。

抖動定義

抖動是與理想時鐘相比，實際周期變化的值，以秒（s）為單位。

抖動的類型

抖動有兩種形式，隨機性抖動和確定性抖動：

隨機抖動

隨機抖動在本質上是系統的固有噪聲。該噪聲遵循高斯曲線，不是一個可識別的噪聲源，這給抖動的分析帶來了麻煩。但幸運的是，在大多數系統中，隨機抖動可以忽略不計，不會影響電路性能。但是，有時候本底噪聲可能會非常高，以至于必須要進行一些故障排除來提高電路性能。

確定性抖動

確定性抖動有一個特定的原因并且通常是重復的。這使得分析其原因要比隨機抖動更容易些。確定性抖動可以進一步分類為周期性抖動和數據相關性抖動。例如，由開關電源引起的抖動是確定性的和周期性的，與電源的工作頻率相一致。相反，數據相關性抖動可能是周期性的也可能是非周期性的，因為它是由諸如以太網或PCIe通信中的串行數據流的動態變化和不規則時鐘邊緣等因素造成的。數據相關性抖動因系統、功能和其他因素等而發生變化，難以被診斷。

在某些系統中，確定性的抖動可能看起來是隨機的，因為多個噪聲源相互重疊，掩蓋了與原本獨立的噪聲源。

抖動度量

抖動可有三種形式：絕對抖動，周期抖動和周期間抖動。

絕對抖動

絕對抖動，也稱為時間間隔誤差（JTIE）-表示某時刻信號與理想時鐘的偏移量

周期抖動

周期抖動（Jper）-不要和上面描述的周期性抖動混淆。他是是在固定周期數（通常為1,000或10,000）內（圖3）所有獨立時鐘周期的最長和最短時鐘周期之差。

周期間抖動

周期間抖動（Jcc）是在固定周期數（通常為1,000或10,000個周期）內測量的連續時鐘周期之間的最大差異（圖4）。

抖動的影響

有些抖動是不可避免的并且不全是壞事。但是，過度的抖動會影響電路性能。例如，在高頻率下運行且需要高精準的同步時序系統必須滿足JTIE的規范。同步eEhernet（SyncE）和光傳輸網絡（OTN）應用也是這樣的例子。高的JTIE將導致系統的同步失敗和故障發生。

Jper和Jcc對于大多數的數字應用都很重要，因為在數字系統中，它們可能會影響鎖存器和觸發器的建立時間和保持時間：

• 鎖存器：時鐘為高電平時，鎖存器傳輸數據，時鐘為低電平時，鎖存器保持數據。
• 觸發器：觸發器在時鐘周期的上升沿到來時傳輸數據。

如果數據流和系統時鐘受到Jper和Jcc的影響，則會輪流影響鎖存器和觸發器的建立時間和保持時間，從而導致數據損壞或丟失，降低了ADC的采樣精度，或者限制了處理器的運行頻率。在不能忍受時鐘頻率發生突變的應用中，對Jcc的控制也是很重要的（圖5）。

時序問題的解決方案

應用這些實踐和技巧將會幫助解決時序問題：

采用好的設計實例

減小時序問題的第一步是使電路盡可能地簡單。不論每個定時器的性能如何優秀，每個器件都會引入固有抖動，它們的影響是累積的。 器件的數量少就會引起更小的抖動。

每個電路都可以容忍一定程度的抖動而不會影響性能。如果不保證性能，工程師應盡量避免使用對抖動要求嚴格的電路。識別和減小抖動是一個困難又耗時的過程，只有在重要的情況下才應該被采用。

這個建議擴展到了電路的運行參數。開發者應該評估系統運行頻率等要求，因為頻率越高，Jper和Jcc就越大。（JTIE與操作頻率無關。）

開發者還應該考慮時鐘樹的最佳拓撲結構。通過使用更少的石英晶體和時鐘發生器并增加更多的時鐘緩沖器，可以降低成本，但是會在時間精度上進行折衷。 類似地，通過采用VCXO和零延遲緩沖器，可以提高時序精度，從而提高復雜性（由于像晶體這樣的元件趨向于需求，所以可能需要更長的交付周期）。

其他的設計技巧包括：

• 通過保持信號線短路，選擇最佳拓撲結構，并選擇材料預算可支持的最佳芯片，來限制時鐘樹的延遲。
• 控制轉換時間以保持時鐘邊緣的良好定義。
• 在電路中匹配元件（例如，除非由于操作原因而需要不同類型的元件，一般情況下都使用相同類型的時鐘發生器和時鐘緩沖器）。
• 當從單芯片中分配多個信號時要匹配時鐘線的長度。
• 使用間隔和屏蔽來保護時鐘線免受串擾。
• 使用具有積分去耦功能的時鐘緩沖器。

開發人員還應該利用商家免費提供的白皮書和時鐘電路設計的應用筆記來獲取建議。

最后，開發人員應根據時鐘樹拓撲結構的電路圖和所選芯片的數據表來計算容限和抖動的累積量。許多芯片供應商提供線上工具來簡化這一過程，并且評估芯片和拓撲結構的影響。這些工具甚至可以被用來為給定的應用程序提供芯片和拓撲結構。

分析時鐘樹

遵循良好的設計準則，選擇合適的時鐘樹拓撲結構，采用高質量的芯片是非常好的做法，但這也并不能保證時鐘是完全令人滿意的。很多其他的因素也可以引入抖動，例如不匹配的信號線長度，EMI，電壓波動甚至機械應力（影響晶體的壓電特性），這些因素都是不可預測的。即使是最好的時鐘電路也可能被這些噪聲源損害。

如果時鐘電路的性能不如預期，則需要使用為此設計的專用儀器進行分析，以便確定時鐘問題的根源。

每種類型的抖動都是以皮秒（高精度的定時系統用飛秒）為單位來表示的。大的偏差意味著時鐘質量低，抖動也常用時鐘增量的均方根（RMS）值來表示。計算RMS值通常假定時序偏差服從高斯分布，計算結果是抖動測量值的標準差（圖6）。

通常使用高速數字示波器對抖動進行測量（時域值）。示波器可以直接測量出JTIE，Jper和Jcc，并可以還可以測量高頻或低頻時鐘信號的抖動。示波器特別適合測量數據相關性抖動（圖7）。

通過對原始數據進行后期處理，可以計算出RMS抖動值。然后可以通過計算“峰值因數”將RMS抖動值轉換為峰-峰值。計算波峰因數通常假設時鐘的工業標準誤碼率（BER）為10-12。對于這個BER，RMS到峰-峰值因數是14.069。因此，1ps的RMS抖動值相當于14.069ps的峰-峰抖動值。

如果測得的抖動幅度超出預定的范圍，則在使用儀器時需要一些技巧，不僅要確定抖動的大小，還要確定抖動的來源。周期性確定性的抖動是最容易被數據相關性抖動跟蹤的，但也更難以排除故障。由于這種類型的抖動可能具有隨機抖動的外觀表現，因此難點仍然是來自多個源疊加的周期性抖動或數據相關性抖動。對于特別棘手的問題，應該從儀器和芯片供應商處尋求建議。

改善的時鐘電路

一旦問題的根源被發現，就有許多方法來解決抖動問題；根據抖動的來源，可以通過以下幾種方式來簡化電路，從而解決問題：

• 用一個能夠提供多路輸出的緩沖器替換多個分立的緩沖器。
• 更換更高規格、更專業的芯片。
• 重新布線并匹配走線長度。

具體的解決方案將取決于抖動的類型和來源。

在很多系統中，隨機抖動是性能下降主要原因。這時，最好的方法是將時鐘電路盡可能的簡化，然后用更高規格的元件依次替換每個元件，直到本底噪聲被降低到可接受的水平。

其他方面也可以被改進，如開關電源和目標芯片：

開關電源

能夠經常顯示出隨機抖動和確定性抖動來源的區域是電源，特別是開關電源，開關電源因其高轉換效率而受歡迎，但也是眾所周知的EMI和其他噪聲源。這種噪聲應該在供應的輸出中被濾除。否則，將會損害時鐘信號的完整性。另外，設計人員還應該確保電源輸出走線不會過于靠近時鐘電路線路，限制串擾的機率; 其他信號走線也是如此。一個好的設計建議是在時鐘線旁邊運行一個接地走線，如果這一點不可行，則應該增加時鐘線與其他信號線之間的距離。

目標芯片

目標芯片的一個常見問題是信號的終止。如果沒有適當的終止，將會發生阻抗不匹配，并且能量將反射到線路上。這些脈沖可能非常大，以至于使器件錯誤的觸發，導致電路錯誤操作（并且可能是災難性的）。對于時鐘電路來說，最流行的終止方式是在信號線中串聯一個電阻，并把他放到盡可能靠近信號源的位置。電阻要匹配時鐘驅動器的輸出阻抗與傳輸線的阻抗。這樣，電阻就會吸收掉返回的能量，進而不再影響時鐘芯片。

使用抖動衰減器

在很多時候，即使采用了所有故障排除技術，抖動也可能達不到要求。當這種情況發生時，一種方法是可以在時鐘樹中添加抖動衰減器來clear-up時鐘信號。像IDT的8V19N407或Silicon Lab的Si5317等器件采用PLL架構來實現抖動的衰減（通常是倍頻）。PLL用于過濾來自輸入時鐘的噪聲并產生低抖動輸出時鐘。降低環路濾波帶寬會增加參考時鐘的抖動衰減量，使得從輸入到輸出傳輸的抖動較小（圖8）。

結論

抖動的優化起始于時鐘樹的設計和電路元件的選擇，不同的應用場合有不同的方案，在進行硬件設計之前，工程師應該利用芯片供應商的線上資源來評估時鐘電路的性能。這樣做可以在設計后期節約時間和成本，并且簡化器件選擇和采購。

但是，即使利用線上資源，采用已有的設計技術并仔細選擇時鐘芯片后，也不能保證抖動能夠完全符合芯片數據手冊上的參數，很多其他的影響也會引入不必要的噪聲。因此，測試和故障排除是不可或缺的。

分析并消除抖動不是一個簡單的過程。采用優秀的設計原則、選擇高質量的元器件、用適當的儀器對電路進行檢測、采用系統的方法來分析解決所發現的問題，通常會得到令人滿意的結果。如果沒有做到這些，建議開發人員求助于時鐘芯片供應商。基本上所有優秀的公司都會提供設計和故障排除服務，開發人員所獲得的經驗可用于下一個項目的時鐘電路設計。