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always block內(nèi)省略else所代表的電路 (SOC) (Verilog)

FPGA學(xué)習(xí)交流 ? 2018-09-28 11:16 ? 次閱讀

Abstract
Verilog中,always block可以用來代表Flip-Flop, Combination Logic與Latch,本文比較在不寫else下,always block所代表的電路。

Introduction
在C語言裡,省略else只是代表不處理而;已但在Verilog裡,省略else所代表的是不同的電路。

always@(a or b or en)
if (en)
c = a & b;
在combination logic中省略else,由於必須在~en保留原本的值,所以會(huì)產(chǎn)生latch。

165154xkxr2cjsmkxrl2fh.png

always@(posedge clk)
if (en)
c <= a & b;
雖然也必須在~en保留原本的值,但由於flip-flop就有記憶的功能,所以不會(huì)產(chǎn)生latch。if將產(chǎn)生mux,並將flip-flop的值拉回給mux。

165155oz27lv4y2ql4hz7j.png


Conclusion
在Verilog中,雖然只是小小的差異,但結(jié)果卻有天大的差異。

全文完。

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