色哟哟视频在线观看-色哟哟视频在线-色哟哟欧美15最新在线-色哟哟免费在线观看-国产l精品国产亚洲区在线观看-国产l精品国产亚洲区久久

0
  • 聊天消息
  • 系統消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發帖/加入社區
會員中心
創作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內不再提示

FPGA中的testbench介紹

DIri_ALIFPGA ? 來源:未知 ? 作者:李倩 ? 2018-10-10 16:14 ? 次閱讀

testbench就是對寫的FPGA文件進行測試的文件,可以是verilog也可以是VHDL。verilog和VHDL的國際標準里面有很多不能被綜合實現的語句,比如initial,forever,repeat,延時語句#1等等,這些語句就是用來測試的時候使用的。運行環境一般是ise或者vivado或者quartus自帶的仿真工具,或者如modelsim一樣的第三方仿真工具。

測試機制

任何一個設計好的模塊,都有輸入和輸出,此模塊是否滿足要求就是看給定滿足要求的輸入,是否能夠得到滿足要求的輸出。所以testbench的測試機制就是:用各種verilog或者VHDL語法,產生滿足條件的激勵信號(也就是對被模塊的輸入),同時對模塊的輸出進行捕捉,測試輸出是否滿足要求。如下圖,產生激勵輸出驗證模塊兩個模塊都屬于testbench,最好的輸出驗證模塊最終只需要給一個pass和fail的答案出來就可以了。不管是用一個信號表示pass和fail還是用$display()函數打印,最終簡單明了的給出過或者不過的信息就好了。請大家寫仿真文件的時候盡量做到這點。

運行順序

跟大家解釋一點,所有testbench本質上都是串行執行,因為在CPU環境下,沒有可靠并行執行的能力。所有并行的語句,比如兩個always模塊,fork join語句塊,都是軟件模擬并行執行的。所以老一點的編譯器,信號定義要在initial語句前面,initial的信號要先有初始值后面的語句才能從給定初值開始執行。所以大家寫testbench的時候,要注意,最好先定義信號,再寫initial語句,后面的語句交換順序不影響,軟件可以識別并按照IEEE標準的順序去執行。

如果一個模塊里面想用并行執行語句用fork join語句,順序執行用begin end語句。initial語句可以寫多個,都是并行執行的,當兩個信號在initial沖突的時候,會先執行前面的initial的值。

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
  • FPGA
    +關注

    關注

    1629

    文章

    21729

    瀏覽量

    603044
  • Verilog
    +關注

    關注

    28

    文章

    1351

    瀏覽量

    110077

原文標題:FPGA中的testbench

文章出處:【微信號:ALIFPGA,微信公眾號:FPGA極客空間】歡迎添加關注!文章轉載請注明出處。

收藏 人收藏

    評論

    相關推薦

    testbench的差分時鐘

    如果輸入時鐘時差分時鐘信號,如何編寫testbench
    發表于 09-15 19:37

    LFSR testbench V1.2

    LFSR testbench The LFSR testbench can help you understand the LFSR basics: 1. Change
    發表于 05-14 11:18 ?50次下載

    testbench_book

    verilog Testbench
    發表于 12-13 22:20 ?3次下載

    testbench怎么寫_testbench經典教程VHDL

     testbench是一種驗證的手段。首先,任何設計都是會有輸入輸出的。但是在軟環境沒有激勵輸入,也不會對你設計的輸出正確性進行評估。那么此時便有一種,模擬實際環境的輸入激勵和輸出校驗的一種“虛擬
    發表于 12-01 17:22 ?5.6w次閱讀
    <b class='flag-5'>testbench</b>怎么寫_<b class='flag-5'>testbench</b>經典教程VHDL

    FPGA教程之簡單的Testbench設計的詳細資料說明

    本文檔的主要內容詳細介紹的是FPGA教程之簡單的Testbench設計的詳細資料說明免費下載。
    發表于 03-01 16:52 ?15次下載
    <b class='flag-5'>FPGA</b>教程之簡單的<b class='flag-5'>Testbench</b>設計的詳細資料說明

    簡單的Testbench設計

    testbench是一種驗證的手段。首先,任何設計都是會有輸入輸出的。但是在軟環境沒有激勵輸入,也不會對你設計的輸出正確性進行評估。那么此時便有一種,模擬實際環境的輸入激勵和輸出校驗的一種“虛擬
    的頭像 發表于 03-08 14:35 ?2472次閱讀

    FPGA視頻教程:簡單的Testbench設計

    testbench是一種驗證的手段。首先,任何設計都是會有輸入輸出的。但是在軟環境沒有激勵輸入,也不會對你設計的輸出正確性進行評估。那么此時便有一種,模擬實際環境的輸入激勵和輸出校驗的一種“虛擬平臺”的產生。在這個平臺上你可以對你的設計從軟件層面上進行分析和校驗。
    的頭像 發表于 12-11 07:09 ?2204次閱讀
    <b class='flag-5'>FPGA</b>視頻教程:簡單的<b class='flag-5'>Testbench</b>設計

    關于testbenchFPGA編程的技巧

    定義信號類型:原來模塊的輸入信號,定義成reg 類型,原來模塊的輸出信號,定義為wire類型,但這里有個問題,如果在testbench本身有一個模塊需要,如用來產生時鐘,送給要仿
    發表于 07-31 17:52 ?1063次閱讀

    介紹FPGAtestbench的編寫技巧

    原來模塊的輸入信號,定義成reg 類型,原來模塊的輸出信號,定義為wire類型,但這里有個問題,如果在testbench本身有一個模塊需要,如用來產生時鐘,送給要仿真的模塊,那怎
    發表于 01-06 14:52 ?1943次閱讀
    <b class='flag-5'>介紹</b><b class='flag-5'>FPGA</b><b class='flag-5'>中</b><b class='flag-5'>testbench</b>的編寫技巧

    在模塊化設計過程編寫testbench并仿真的方法

    在開始設計前,根據設計劃分好各功能模塊(為了敘述方便,這里以對“FPGA數字信號處理(十三)鎖相環位同步技術的實現”設計的系統仿真為例)。編寫好第一個子模塊(本例為雙相時鐘生成模塊),在Vivado
    的頭像 發表于 11-20 11:29 ?3929次閱讀

    FPGA驗證簡介之FPGA開發分析一個testbench

    、Johnson計數器、PN碼發生器、頻率計等,這些例子是經驗豐富的工程師寫的,我們可以學到編程思想、代碼風格等方面的知識和經驗,這些東西可能從學校老師或一般書籍都學習不到。 如果你用的不是Xilinx的FPGA,也就是說不使用ISE,那也沒關系,HDL代碼和testbench
    的頭像 發表于 04-11 10:46 ?3194次閱讀
    <b class='flag-5'>FPGA</b>驗證簡介之<b class='flag-5'>FPGA</b>開發分析一個<b class='flag-5'>testbench</b>

    testbench是什么? testbench測試的機制是什么?

    廢話不多說直接上干貨,testbench就是對寫的FPGA文件進行測試的文件,可以是verilog也可以是VHDL。
    的頭像 發表于 06-28 16:44 ?4817次閱讀
    <b class='flag-5'>testbench</b>是什么? <b class='flag-5'>testbench</b>測試的機制是什么?

    Verilog Testbench怎么寫 Verilog Testbench文件的編寫要點

    之前在使用Verilog做FPGA項目中、以及其他一些不同的場合下,零散的寫過一些練手性質的testbench文件,開始幾次寫的時候,每次都會因為一些基本的東西沒記住、寫的很不熟練,后面寫的時候稍微
    的頭像 發表于 08-01 12:44 ?3762次閱讀
    Verilog <b class='flag-5'>Testbench</b>怎么寫 Verilog <b class='flag-5'>Testbench</b>文件的編寫要點

    Testbench自動化驗證方法介紹

    自動化驗證testbench結果可以減少人工檢查的時間和可能犯的失誤,尤其對于比較大的設計。
    的頭像 發表于 09-04 09:15 ?916次閱讀

    編寫高效Testbench的指南和示例

    Testbench是驗證HDL設計的主要手段,本文提供了布局和構建高效Testbench的指南以及示例。另外,本文還提供了一種示例,可以為任何設計開發自檢Testbench
    的頭像 發表于 10-29 16:14 ?250次閱讀
    編寫高效<b class='flag-5'>Testbench</b>的指南和示例
    主站蜘蛛池模板: 久久re6热在线视频| 亚洲偷偷自拍免费视频在线| 秋霞在线看片无码免费 | 国产激情文学| 欧洲美女人 一级毛片| 免费无码一区二区三区蜜桃大| 女人高潮时一吸一夹| 三级成年网站在线观看| 亚洲AV美女成人网站P站| 亚洲一区二区三区乱码在线欧洲 | 成人免费视频网站www| 国产69精品9999XXXX| 好紧小嫩嫩水的10p| 久久综合色视频| 区产品乱码芒果精品P站在线| 推倒美女总裁啪啪| 一本道中文无码亚洲| 999精品免费视频| 俄罗斯人xxx| 精品国产国产精2020久久日| 免费无码一区二区三区蜜桃大| 色悠久久久久综合网小说| 亚洲精品视频免费在线观看| 2022年国产精品久久久久| 波多久久亚洲精品AV无码| 国产亚洲精品久久久999无毒| 久久亚洲精品中文字幕60分钟| 青青青视频在线| 亚洲九九视频| 办公室中文BD| 久草在线在线精品观看| 热久久伊大人香蕉网老师| 亚洲精品无码专区在线播放 | WWW国产精品内射熟女| 国产亚洲美女精品久久久2020| 久久怡红院国产精品| 三级网站视频在线观看| 一级毛片在线免费视频| 俄罗斯xxxxxbbbbb| 久久一本综合| 午夜看片网|