要判斷一個信號是否為高速信號首先要區分幾個誤區。

誤區一：信號周期頻率 FCLOCK 高的才屬于高速設計

其實我們在設計時考慮的最高頻率往往取決于信號的有效頻率（亦稱轉折頻率） Fknee 。

如上圖信號周期頻率與有效（轉折）頻率定義為：

FCLOCK Tclock = 1/(10% 90%) 0.5/ Fknee = Tr ? （實際中多數信號而言）

誤區二：電容、電感式理想器件

在低速領域，電容、電感工作頻段比較低，可以認為他們是理想器件。但在高速領域，PCB 上的電容電感等已經不能簡單的視為純粹的電容電感了。例如:在低速領域電容我們可以視為斷路，而在高速電路中，假設工作頻率為 F，則電容 C 兩側表現出的電抗值為1/ 2πF ×C ,,,,在工作頻率很高的情況下電抗值變得很小，電容表現為短路。認清上面兩個誤區我們來討論低速信號和高速信號的問題。對于低速信號而言，傳輸路徑上的個點的電平近似相同，我們可以采用集總的思維來對待傳輸路徑，即傳輸路徑上的各點狀態相同；對于高速信號而言，傳輸路徑上的各點電平不同，需要采用分布式的思維來看待，即各個點的狀態不同。因此，高速低速區分還要看信號傳輸路徑的長度。

一般而言，在信號傳輸路徑的長度（即信號線的長度）小于信號的有效波長的 1/6 1/6 1/6 1/6 時，可以認為在該傳輸路徑上，各點的電平狀態近似相同。由信號波長與頻率的關系 λ = c / F ，我們可以按下面的步驟進行高速低速的區分；

1 獲得信號的有效頻率 Fknee 和走線長度 L;

2 利用 Fknee 計算出信號的有效波長 λknee ;

3 判斷 LLLL 與 1/6 1/6 1/6 1/6λknee的關系，若 LLLL>>>>1/6 1/6 1/6 1/6λknee，則信號為高速信號；反之，則為低速信號。

注意： Fknee 的獲得方式一是可以直接測量，二是經驗值可以假設信號的上升沿時間為信號周期的 7%，此時有效頻率 Fknee 約為周期頻率 FCLOCK 的 7 倍，如周期頻率 FCLOCK 為100MHz 的時鐘信號，可以估計其有效頻率約為 700MHz。

綜上，我們還可以得到傳輸線和非傳輸線的概念。和高速低速信號的判斷一樣，高速信號的走線我們視為傳輸線，反之亦反。

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例子：

信號 1111： FCLOCK 為 100MHz，上升沿時間 2ns，走線長度 L 為 6in（英寸）；

信號 2222： FCLOCK 為 100MHz，上升沿時間 0.5ns，走線長度 L 為 6in（英寸）。

對于信號 1 ：

對于信號2：

其中：1mmmm=39.37 in

信號 1 的走線長為 6in，小于λknee的 1/6，因此可以視為非傳輸線；

信號 2 的走線長為 6in，大于λknee的 1/6，因此應視為傳輸線。

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