Q值。什么是PLL合成器？

A。 頻率合成器允許設計人員生成各種輸出頻率，作為單個參考頻率的倍數。主要應用是產生用于RF信號上變頻和下變頻的本地振蕩器（LO）信號。

合成器工作在鎖相環（PLL）中，相位/頻率檢測器（PFD）將反饋頻率與參考頻率的分頻版本進行比較（圖1） ）。 PFD的輸出電流脈沖經過濾波和積分以產生電壓。該電壓驅動外部壓控振蕩器（VCO）以增大或減小輸出頻率，從而將PFD的平均輸出驅動為零。

通過使用計數器來縮放頻率。在所示示例中，ADF4xxx合成器與外部濾波器和VCO一起使用。輸入參考（ R ）計數器將參考輸入頻率（本例中為13 MHz）降低到PFD頻率（ F PFD = ?F<子> REF / - [R ）;并且反饋（ N ）計數器降低輸出頻率，以與PFD處的縮放參考頻率進行比較。在平衡時，兩個頻率相等，輸出頻率 N × F PFD 。反饋計數器是雙模預分頻器類型，帶有 A 和 B 計數器（ N = BP + A ，其中 P 是預分頻器值。）

圖2顯示了超外差接收器中的典型應用。基站和手機LO是最常見的應用，但合成器也可用于低頻時鐘發生器（ADF4001），無線局域網（5.8 GHz），雷達系統和防撞系統（ADF4106）。

Q值。選擇PLL合成器時需要考慮哪些關鍵性能參數？

一個。主要是：相位噪聲，參考雜散和鎖定時間。

相位噪聲對于給定功率水平的載波頻率，合成器的相位噪聲是在定義的頻率偏移（對于合成器通常為1 kHz），載波功率與1 Hz帶寬中的功率之比。以dBc / Hz表示，帶內（或近距離）相位噪聲由合成器控制; VCO噪聲貢獻在閉環中進行高通濾波。

參考馬刺：這些是由內部計數器和PFD頻率下的電荷泵操作產生的離散偏移頻率的偽像。電荷泵上下電流不匹配，電荷泵泄漏以及電源去耦不充分會增加這些雜散。雜散音將在有用信號之上混淆并降低接收器靈敏度。

鎖定時間：PLL的鎖定時間是從一個跳轉的時間指定頻率到給定頻率容差內的另一個指定頻率。跳躍大小通常由PLL在其分配的頻帶中工作時必須達到的最大跳躍確定。 GSM-900的步長為45 MHz，GSM-1800的步長為95 MHz。所需的頻率容差分別為90 Hz和180 Hz。 PLL必須在少于1.5個時隙內完成所需的頻率步進，其中每個時隙為577μs。

Q值。我根據所需的輸出頻率選擇了合成器。如何選擇PLL中的其他元素？

A。頻率參考良好，高質量，低相位噪聲參考對于穩定的低相位噪聲RF輸出至關重要。 TCXO晶振提供的方波或限幅正弦波提供了出色的性能，因為更精細的時鐘邊沿可以減少R計數器輸出端的相位抖動。 ADF4206系列具有板載振蕩器電路，可將低成本AT切割晶體用作參考。雖然可預測的AT晶體的成本是TCXO的三分之一，但除非采用變容二極管的補償方案，否則它們的溫度穩定性很差。

VCO：VCO會將應用的調諧電壓轉換為輸出頻率。在VCO的整個頻率范圍內，靈敏度可能會發生很大變化。這可能會使循環不穩定（請參閱循環過濾器）。通常，VCO的調諧靈敏度（Kv）越低，VCO相位噪聲越好。合成器相位噪聲將在載波較小的偏移處占主導地位。遠離載波，VCO的高通濾波噪聲將開始占主導地位。用于帶外相位噪聲的GSM規范在1 MHz偏移處為-130 dBc / Hz。

環路濾波器：有許多不同類型的環路濾波器。最常見的是圖3所示的三階積分器。通常，環路濾波器帶寬應為PFD頻率的1/10（信道間隔）。增加環路帶寬將減少鎖定時間，但濾波器帶寬不應超過PFD / 5，以避免顯著增加不穩定的風險。

通過將PFD頻率或電荷泵電流加倍，可以使環路濾波器的帶寬加倍。如果VCO的實際Kv明顯高于用于設計環路濾波器的標稱Kv，則環路帶寬將明顯寬于預期。環路帶寬隨Kv的變化是寬帶PLL設計中的主要設計挑戰，其中Kv的變化可以超過300％。增加或減少可編程電荷泵電流是補償由Kv變化引起的環路帶寬變化的最簡單方法。

Q.如何針對相位噪聲優化PLL設計？

一個。 使用低N值：由于相位噪聲從PFD（參考頻率）以20 log N 的速率倍增，因此減少 N 通過2倍將系統相位噪聲提高3 dB（即，PFD頻率加倍可將相位噪聲降低10 log2）。因此，應始終使用最高可行的PFD頻率。

選擇比所需更高頻率的頻率合成器：在900 MHz的相同條件下工作，ADF4106將提供6 dB比ADF4111更好的相位噪聲（見表1）。

使用為操作指定的最低Rset電阻：降低Rset會增加電荷泵電流，從而降低相位噪聲。

表1.集成相位抖動嚴重依賴關于合成器的帶內相位噪聲。系統參數：[900 MHz RF，200 kHz PFD，20 kHz環路濾波器]

問。為什么相位噪聲很重要？

A.相位噪聲可能是PLL選擇中最關鍵的規格。在發射鏈中，線性功率放大器（PA）是最難設計的模塊。低相位噪聲LO將通過減少基帶信號上變頻中的相位誤差，為設計人員提供更大的PA非線性余量。

GSM接收器/發射器的系統最大相位誤差規范（Rx / Tx）為5°rms。如表1所示，當PLL產生的相位噪聲降低時，允許的PA相位誤差貢獻可能會顯著增大。

在接收端，低相位噪聲對于獲得良好性能至關重要接收器選擇性（接收器在存在干擾源時解調信號的能力）。在圖4的示例中，在左側，期望的低電平信號被與LO噪聲（封閉的虛線區域）混合的附近的不期望信號淹沒。在這種情況下，過濾器將無法阻止這些不需要的干擾。為了解調所需的射頻信號，發射側需要更高的輸出功率，或者需要改善LO相位噪聲。

問：為什么支線水平很重要？

A。大多數通信標準在LO可以產生的雜散頻率分量（ spurs ）的水平上具有嚴格的最大規范。在傳輸模式下，必須限制分支級別以確保它們不會干擾相同或附近系統中的用戶。在接收器中，LO雜散會顯著降低解調混合信號的能力。圖4示出了相互混合的效果，其中由于大的非期望信號與振蕩器上的噪聲混合而使所需信號被噪聲淹沒。對于雜散噪聲分量也會產生相同的效果。

高水平的雜散會通過迫使設計人員縮小環路帶寬 - 減慢響應來間接影響鎖定時間，以便為這些不需要的組件提供足夠的衰減。確保低參考雜散的關鍵合成器規范是低電荷泵泄漏和電荷泵電流的匹配。

Q.為什么鎖定時間很重要？

一個。許多系統使用跳頻作為保護數據安全性，避免多徑衰落和避免干擾的手段。 PLL實現頻率鎖定所花費的時間是不能用于發送或接收數據的寶貴時間;這降低了可實現的有效數據速率。目前沒有可用的PLL，可以足夠快地跳頻以滿足GSM協議的定時要求。在基站應用中，并聯使用兩個獨立的PLL設備以減少浪費的插槽數量。第一個是為發送器生成LO，而第二個PLL正在移動到下一個分配的通道。在這種情況下，超快（<10-μs）建立PLL將顯著降低材料清單（BOM）和布局復雜性。

Q.如何最小化鎖定時間？

一個。通過增加 PFD頻率。 PFD頻率確定VCO / N與參考信號之間進行比較的速率。增加PFD頻率可以增加電荷泵的更新并縮短鎖定時間。它還允許加寬環路帶寬。

環路帶寬。環路帶寬越寬，鎖定時間越快。權衡是更寬的環路帶寬將減少雜散產物的衰減并增加集成相位噪聲。顯著增加環路帶寬（> PFD / 5）可能會導致環路不穩定并永久失鎖。相位裕度為45度會產生最佳的建立瞬態。

避免調諧接近地電壓或Vp。當調諧電壓在電荷泵電源（Vp）的電壓范圍內時，電荷泵開始在飽和區域工作。在該地區的運行將顯著降低穩定時間;它也可能導致頻率跳躍和跳躍之間的不匹配。通過使用可用的最大Vp或使用有源環路濾波器，可以避免在該飽和區域中的操作。使用具有更高Kv的VCO將允許Vtune保持更接近Vp / 2，同時仍在所需頻率范圍內進行調諧。

選擇塑料電容器。某些電容器具有介電存儲器效果，可以阻止鎖定時間。對于快速鎖相應用，建議使用“塑料薄膜”Panasonic ECHU電容器。

Q值。哪些因素決定了我可以使用的最大PFD頻率？

A。為了以PFD頻率的步長獲得連續的輸出頻率

其中P是預分頻器值。

ADF4xxx提供低至8/9的預分頻比選擇。這允許比許多競爭部件更高的PFD頻率，而不違反上述規則 - 能夠實現更低的相位噪聲PLL設計。即使不滿足此條件，如果編程寄存器中的 B > A 和 B > 2，PLL將鎖定。

Q值。 Fractional-N自1970年以來一直存在。它對PLL設計者有什么好處？

A。整數N PLL輸出的分辨率限于PFD頻率的步長。小數N允許PLL輸出的分辨率降低到PFD頻率的一小部分?？梢陨煞直媛蕿?00s Hz的輸出頻率，同時保持高PFD頻率。結果，N值顯著小于整數N.由于電荷泵處的噪聲以20 logN的速率倍增到輸出，因此可以顯著改善相位噪聲。對于GSM900系統，小數N分頻器ADF4252的相位噪聲性能為-103 dBc / Hz，而ADF4106整數N分頻PLL的相位噪聲性能為-93 dBc / Hz。

同樣具有顯著優勢的是，通過分數N可以實現鎖定時間的改善。 PFD頻率設置為20 MHz，環路帶寬為150 kHz，允許合成器在<30μs內跳變30 MHz。當前基站需要2個PLL模塊，以確保LO能夠滿足傳輸的時序要求。由于分數N的超快鎖定時間，未來的合成器將具有鎖定時間規格，允許2個“乒乓”PLL被單個小數N分頻PLL替換。

問：如果小數N提供所有這些優點，為什么整數N PLL仍然如此受歡迎？

一個。虛假的水平！分數N除以19.1包括N分頻器在90％的時間內除以19，在20％的時間內除以20。平均除法是正確的，但瞬時除法是不正確的。因此，PFD和電荷泵不斷嘗試校正瞬時相位誤差。提供平均功能的sigma-delta調制器的繁重數字活動會在輸出端產生雜散成分。數字噪聲與匹配硬工作電荷泵的不準確性相結合，導致雜散電平大于大多數通信標準允許的電平。直到最近才有部分N部分，如ADF4252，對雜散性能進行了必要的改進，使設計人員能夠考慮在傳統的整數N市場中使用它們。

Q.您最近發布了哪些PLL設備，它們有何不同，以及我在哪里使用它們？

一個。ADF4001是<200 MHz PLL，與流行的ADF4110系列引腳兼容，但預分頻器已移除。在所有時鐘必須與單個參考源同步的情況下，應用是穩定的參考時鐘發生器。它們通常與VCXO（壓控晶體振蕩器）一起使用，其具有比VCO更低的增益（Kv）和更好的相位噪聲。

ADF4252是雙分數N器件誤差小于70 dBc。它提供<20-μs的鎖定時間，而整數N為250μs，由于高PFD頻率，相位噪聲<100 dBc / Hz，這是一種突破性的產品，具有軟件可編程的相位噪聲和雜散之間的折衷

ADF4217L/ADF4218L/ADF4219L是LMX2331L / LMX2330L / LMX2370的低相位噪聲升級。它們僅消耗7.1 mA電流，相位噪聲比競爭器件提高4 dB。手機設計人員的好消息！

ADF4106是一款6 GHz PLL合成器。它是5.4至5.8 GHz頻段WLAN設備的理想選擇，是市場上噪聲最低的整數N PLL。

Q值。有哪些工具可用于模擬循環行為？

A。 ADIsimPLL是Applied Radio Labs開發的仿真工具。它由ADI合成器的廣泛模型以及流行的VCO和TCXO組成。它允許用戶在許多配置中設計無源和有源環路濾波器，模擬VCO，PLL和參考噪聲，并模擬雜散和穩定行為。設計完成后，可以使用安富利的內部網絡鏈接，根據設計訂購定制評估板。

該工具是免費的，可從www.analog.com/pll下載。廣泛使用的還有市售的Eagleware和MATLAB工具。

Q. ADI專有部件是否具有與同類競爭部件相比的特定優勢？

一個。相位噪聲是許多系統設計人員的關鍵規范。 ADF4113系列的相位噪聲性能通常比National等效器件高6 dB，比Fujitsu或Philips等效器件高出10 dB。預分頻器設置的擴展選擇可以保護設計人員不會因“ P 2 - P '規則選擇更高的PFD頻率而受到損害。另一個主要優點是可選擇八個可編程電荷泵電流;在寬帶設計中，VCO的增益發生顯著變化，可以調節可編程電流，以確保整個頻段的環路穩定性和帶寬一致性。

Q. PLL行業未來的發展方向是什么？

一個。雖然芯片組解決方案在頭條新聞中占據突出地位，特別是對于GSM而言，新一代移動電話和基站仍然可能最初支持分立式解決方案。分立式PLL和VCO模塊提供改善的噪聲性能和隔離，并且在設計周期開始時已經大批量生產。

手機中減小尺寸和電流消耗的需求推動了手機的發展。 ADI L系列雙合成器，采用0.35μmBi-CMOS封裝，采用微型CSP封裝。集成的VCO和PLL模塊將成為新系統設計的重大增長，其中電路板面積和初始設計的成本降低至關重要。

然而，最令人興奮的發展可能是分數N技術。最近刺激性能的改進使得ADF4252的發布產生了前所未有的興趣。架構中固有的相位噪聲改善，超快鎖定時間和多功能性可能會成為未來多標準高數據速率無線系統的LO模塊的主導。