介紹的是一個簡單的模型，可用于精確預測由于PLL系統中的電荷泵和/或運算放大器泄漏電流引起的參考雜散電平。知道如何預測這些電平有助于在PLL系統設計的早期階段明智地選擇環路參數。

PLL的快速回顧

鎖相環（PLL）是一種負反饋系統，可鎖定較高頻率器件（通常為壓控振蕩器，VCO）的相位和頻率，其頻率和頻率在溫度和時間上不是非常穩定，而是更穩定和更低頻率的器件（通常溫度補償或恒溫控制晶體振蕩器，TCXO或OCXO）。作為黑盒子，可以將PLL視為倍頻器。

當需要高頻本振（LO）源時，使用PLL。示例應用很多，包括無線通信，醫療設備和儀器。

圖1顯示了用于生成LO信號的PLL系統的構建模塊。 PLL集成電路（IC）通常包含所有時鐘分頻器（R和N），相位/頻率檢測器（PFD）和電荷泵，由兩個電流源ICP_UP和ICP_DN表示。

將兩個信號的頻率按其各自的整數分頻器（分別為N和R）分頻后，將VCO輸出與參考時鐘（此處為OCXO輸出）進行比較。 PFD模塊控制電荷泵以fPFD速率吸收或提供電流脈沖進入環路濾波器，以調整VCO調諧端口（V_TUNE）上的電壓，直到時鐘分頻器的輸出頻率相等且同相。當它們相等時，可以說PLL被鎖定。 LO頻率通過以下等式與參考頻率f REF 相關：

f LO = N / R * f REF

圖1所示的PLL稱為整數N PLL，因為反饋分頻器（N分頻器）只能采用整數值。當此分頻器可以采用整數和非整數值時，該循環稱為小數N分頻PLL。這里的重點僅在整數N個PLL上，因為不同的機制在小數N分頻PLL中起作用。

整數N分頻器非理想性

PLL IC為系統提供了自己的非理想性，主要是相位噪聲和雜散。

相位噪聲

圖1的PLL系統充當參考時鐘相位噪聲的低通濾波器，并作為VCO的高通濾波器。低通和高通濾波器截止頻率由PLL的環路帶寬（LBW）定義。理想情況下，LO相位噪聲遵循轉換為LO頻率的參考時鐘（即，乘以N / R）直到LBW并隨后跟隨VCO的相位噪聲。 PLL IC的噪聲貢獻會提升過渡區域的相位噪聲。

圖2是PLLWizard生成的相位噪聲圖，PLLWizard是凌力爾特公司的免費PLL設計和仿真工具。該圖顯示了總輸出相位噪聲（TOTAL）以及由于參考（RF上的REF）和VCO（RF上的VCO）引起的輸出的單個噪聲。可以在突出顯示的區域輕松看到IC的噪聲貢獻。

雜散

圖1所示電源上的任何不需要的信號（V_OCXO，V_CP和V_VCO）可以轉換為LO信號上的雜散（雜散）。仔細設計這些耗材可以大大減少甚至消除這些刺激。然而，電荷泵相關的馬刺是不可避免的。但是，通過仔細的PLL系統設計可以減少它們。這些雜散通常被稱為參考雜散，但這里的參考并不意味著參考時鐘頻率。相反，它指的是fPFD。由整數N PLL產生的LO信號在fPFD及其諧波處具有雙邊帶雜散。

例如，圖3顯示了2.1GHz LO信號的頻譜。 fPFD為1MHz（N = 2100），參考時鐘為10MHz（R = 10）。環路帶寬為40kHz。作為旁注，值得一提的是，由于凌力爾特公司的超低噪聲和寄生PLL IC LTC6945的高性能，此測量中實現的雜散電平是世界一流的。

參考雜散的原因

在穩態操作中，PLL被鎖定，理論上，不再需要使用圖1的ICP_UP和ICP_DN電流源在每個PFD周期中。然而，這樣做會在循環響應中產生死區，因為小信號環增益（實際上是開環）顯著下降。通過強制ICP_UP和ICP_DN在每個PFD周期期間產生極窄的脈沖來消除該死區。這些通常被稱為反間隙脈沖。這會在fPFD及其諧波上產生VCO調諧線上的能量含量。負反饋無法抵消這些脈沖，因為這些頻率超出了正確設計的PLL的環路帶寬。然后，VCO通過這種能量內容進行頻率調制（FM），并且相關的雜散出現在fPFD及其諧波處，全部以LO為中心。

在反間隙脈沖之間，電荷泵電流源是關（三重）。固有地，電荷泵在三態時具有一些漏電流。由于運算放大器的輸入偏置和偏移電流，在有源環路濾波器（如圖7中）中使用運算放大器引入了另一個漏電流源。這些不需要的電流的總和，無論是源電流還是漏電流，都會導致環路濾波器兩端的電壓漂移，從而導致VCO的調諧電壓發生漂移。環路的負反饋將通過每個PFD周期從電荷泵引入單極電流脈沖來校正該異常，使得平均調諧線電壓從VCO產生正確的頻率。脈沖在fPFD處產生能量，這也會導致雜散以LO為中心，并被fPFD及其諧波所抵消，如前所述。

在整數N分頻PLL中，由于系統的頻率步長要求，fPFD通常選擇相對較小。這意味著與PFD周期相比，抗間隙脈沖寬度，特別是當前的高速IC技術，非常小。因此，大的漏電流導致總電荷泵脈沖是單極性的并且往往是參考雜散的主要原因。這種現象將得到更深入的研究。