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怎樣優化PLL環路來達到理想的相位噪聲和抖動

模擬對話 ? 來源:工程師周亮 ? 2019-04-10 10:32 ? 次閱讀

可以使用許多工具來優化PLL環路。 ADIsimCLK是用于ADI時鐘部件的好工具。優化相位噪聲和抖動不一定是一回事。

如果在給定的偏移頻率下有一個相位噪聲規范,那么應該將VCO和參考相位噪聲信息提供給工具,例如ADIsimCLK,并使用它來優化閉環帶寬實現預期目標。該過程實質上是調整閉環帶寬以折衷參考和VCO相位噪聲。

怎樣優化PLL環路來達到理想的相位噪聲和抖動

如果有一個具有抖動規格,則應調整閉環帶寬以實現最低抖動,這可能不一定對應于所有偏移頻率的最低相位噪聲。

例如,雖然可以通過擴展閉環帶寬來實現低近距相位噪聲,但由此產生的抖動可能大于可能的最小抖動,因為環路跟蹤參考的次數超過了是最佳抖動所必需的。可以通過降低閉環帶寬來實現更低的抖動,允許PLL在較低的偏移頻率下跟蹤VCO,即使得到的相位噪聲圖可能在閉環帶寬偏移頻率處顯示更多的峰值。

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規問題,請聯系本站處理。 舉報投訴
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