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5nm競爭進入白熱化,工藝將面臨的那些挑戰(zhàn)?

傳感器技術(shù) ? 來源:YXQ ? 2019-04-23 10:35 ? 次閱讀

人工智慧(AI)、高效能運算(HPC)、5G新空中介面(5G NR)等三大應(yīng)用下半年進入成長爆發(fā)期,對7納米及5納米等先進邏輯制程需求轉(zhuǎn)強,也讓晶圓代工市場競爭版圖丕變,轉(zhuǎn)變成臺積電及三星的雙雄爭霸局面。臺積電7納米制程與三星之間的技術(shù)差距已在1年以內(nèi),明年5納米制程進度看來差距將縮小,亦即兩家大廠明年的爭戰(zhàn)將更為激烈。

2017年之前晶圓代工市場中,臺積電雖穩(wěn)坐龍頭寶座,但包括格芯(GlobalFoundries)、聯(lián)電、中芯等在先進制程競爭十分激烈,但自去年以來,格芯及聯(lián)電已淡出7納米競局,三星則迎頭趕上,所以在今年變成臺積電及三星爭奪先進制程市場的局面。

臺積電去年下半年量產(chǎn)7納米制程,今年上半年支援極紫外光(EUV)微影技術(shù)的7+納米亦進入量產(chǎn)。臺積電5納米已在第二季進入試產(chǎn),最快年內(nèi)就會有第一顆5納米芯片完成設(shè)計定案(tape-out),預估明年下半年5納米將進入量產(chǎn)。臺積電日前正式發(fā)表基于7/7+納米優(yōu)化的6納米制程,將在明年底前進入量產(chǎn),而3納米正在研發(fā)當中,可望在2022年進入量產(chǎn)。

三星晶圓代工(Samsung Foundry)去年下半年完成支援EUV微影技術(shù)的7納米產(chǎn)能建置,今年上半年開始替客戶投片。另外,三星宣布5納米鰭式場效電晶體(FinFET)制程已完成開發(fā),近期開始提供客戶樣品,與7納米相較,芯片邏輯區(qū)域效率提高了25%、功耗降低20%、性能提高10%。而三星亦將7納米所有矽智財移轉(zhuǎn)至5納米制程,減少客戶轉(zhuǎn)換至5納米的成本,并可預先驗證設(shè)計生態(tài)系統(tǒng),縮短5納米產(chǎn)品開發(fā)時間。

三星晶圓代工指出,目前已開始向客戶提供5納米多專案晶圓(MPW)的服務(wù),6納米制程已成功試產(chǎn),7納米制程即將進入量產(chǎn)。三星已將EUV微影生產(chǎn)線建置在位于韓國華城(Hwaseong)的S3生產(chǎn)線,今年下半年將再擴大EUV產(chǎn)能,以因應(yīng)明年強勁需求。

5nm工藝面臨的一些挑戰(zhàn)

圍繞5nm制造工藝節(jié)點的活動正在迅速發(fā)展,這讓我們對必須克服的、日益復雜的無數(shù)設(shè)計問題有了更深的認識。

Arm公司物理設(shè)計團隊的研究員Jean-Luc Pelloie表示:“對于邏輯而言,5nm的挑戰(zhàn)是妥善管理標準單元和電網(wǎng)之間的相互作用,不用考慮標準單元就能建立電網(wǎng)的日子已經(jīng)一去不復返了。標準單元的體系結(jié)構(gòu)必須與電網(wǎng)實現(xiàn)相適應(yīng)。因此,電網(wǎng)的選擇必須基于邏輯體系結(jié)構(gòu)。

”在5nm處,如果從一開始就沒有正確地考慮這種相互作用,則幾乎不可能解決IR壓降和電遷移問題。

Pelloie表示:“適當?shù)碾娋W(wǎng)也會限制后端處理(BEOL)效應(yīng)的影響,主要原因是,當我們繼續(xù)微縮到5nm時,通孔和金屬電阻會增加。除了考慮電網(wǎng)的邏輯架構(gòu)外,規(guī)則的、均勻分布的電網(wǎng)也有助于減小這種影響。對于使用功率門限技術(shù)(power gates)的設(shè)計,則需要更頻繁地插入這些門,以免降低性能。這會導致功能區(qū)塊面積的增加,并且可以減小從先前的制程節(jié)點微縮時的面積增益。

ANSYS公司半導體業(yè)務(wù)部產(chǎn)品工程總監(jiān)Ankur Gupta表示:“你有了高性能的系統(tǒng),又有了更精確的系統(tǒng),所以你可以做更多的分析。但許多工程團隊仍必須擺脫傳統(tǒng)的IR假設(shè)和Margin。他們?nèi)孕杌卮鹗欠衲苓m應(yīng)更多corner的問題。如果他們能夠適應(yīng)更多corner,那么他們會選哪個corner?這是行業(yè)面臨的挑戰(zhàn)。當運行EM / IR分析時,它是工程師選擇運行的矢量的強大功能。如果我能制造出正確的矢量,那么我本該早就做到了,但這不可能。”

Gupta表示:“這改變了整個設(shè)計方法。能不能減小Margin?能不能設(shè)計一種可以在整個過程中收斂的流程?我是否可能使用統(tǒng)計電壓而不是平坦的保護帶寬IR壓降前置(flat guard band IR drop upfront),然后潛在地轉(zhuǎn)向這些DVD波形——真正準確的DVD波形——以及在signoff空間中獲得高精確度的路徑?我可以分析芯片、封裝和系統(tǒng)嗎?我可以進行所有這些分析嗎,這樣我就不會浪費來自封裝的5%的Margin?在7nm工藝中,我們討論的是接近閾值的計算,就像是NTC的某些corner,而不是整個芯片,因為你可以參考移動芯片,他們并不總是運行sub-500。有一些條件和模式可以讓你運行sub-500。但在5nm處,因為整體熱度范圍和整體功耗預算,移動設(shè)備可能會在sub-500毫伏的各個corner運行。”

Cadence公司研發(fā)副總裁Mitch Lowe表示:“還存在更具挑戰(zhàn)性的引腳訪問范例,更復雜的布局和布線約束,更密集的電網(wǎng)支持,庫架構(gòu)和PG網(wǎng)格之間更緊密的對齊,更多且更嚴格的電遷移考慮,更低的電源電壓角,更復雜的庫建模、提取建模中的其他物理細節(jié),更多及更新的DRC規(guī)則。顯然,EUV光刻至關(guān)重要,這確實可以減少多模式的挑戰(zhàn)和影響,但并不能消除。盡管EUV簡化了一些事情,但仍有一些新的挑戰(zhàn)正待處理。”

在5nm節(jié)點,電和熱寄生效應(yīng)將大幅增加,弗勞恩霍夫集成電路研究所IIS的高級物理驗證博士Christoph Sohrmann表示, “首先,F(xiàn)inFET設(shè)計將承受更強的自熱,雖然這可以在技術(shù)方面進行處理,但減小的間距是一個設(shè)計挑戰(zhàn),不能完全被靜態(tài)設(shè)計規(guī)則覆蓋。設(shè)計中增強的熱/電耦合將有效地增加到芯片的敏感部分(如高性能SerDes可能的峰值可能會有限制)。但這很大程度上取決于用例和隔離策略。選擇正確的隔離技術(shù)-如設(shè)計層面和技術(shù)-需要更準確、更快速的設(shè)計工具,特別是非常先進節(jié)點中的寄生效應(yīng)。

著向7nm和5nm節(jié)點的轉(zhuǎn)變,趨勢很明顯:頻率增加,Margin更小,集成電路更密集,以及新設(shè)備和材料,Helic市場營銷副總裁Magdy Ababir強調(diào)說。他在最近的設(shè)計自動化大會上表示,一個小組討論并辯論了以下概念:在何時何地應(yīng)包括全電磁(EM)驗證;忽視磁效應(yīng)是否會導致開發(fā)過程中出現(xiàn)更多的硅故障;應(yīng)用最佳實踐以避免EM耦合和跳過繁瑣的EM驗證部分的方法仍然是一種有效的做法;如果這種方法可擴展到5nm集成電路及以下;如果由電感耦合和模擬困難引起的緊密矩陣是工業(yè)沒有廣泛采用全EM模擬的主要原因;以及在工具開發(fā),教育和研究方面可以做些什么來降低工業(yè)采用全EM模擬的障礙。

與任何時候相比,5nm節(jié)點都帶來了一系列新的挑戰(zhàn)。“當你考慮到芯片上的數(shù)十億組件時,它解釋了為什么當你從一代轉(zhuǎn)向另一代時,構(gòu)建這些芯片所需的團隊規(guī)模在增加。所有這些挑戰(zhàn)都在等著我們,這些問題將繼續(xù)存在,人們將提出解決問題的技巧,并繼續(xù)照常工作。工程實際上是建造能夠始終可靠工作的東西的藝術(shù),” eSilicon IP工程副總裁Deepak Sabharwal說說。

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原文標題:5nm競爭進入白熱化,將面臨哪些挑戰(zhàn)?

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