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在遵循管腳特定的規則和約束的同時，可以在 PCB 上的多個 FPGA 之間自動優化信號管腳分配。減少布線層數，最大限度地減少 PCB 上的交叉數量并縮短總體走線長度，以及減少信號完整性問題，從而提高完成率并縮短 FPGA 的布線時間。
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