三星3nm工藝創新采用‘GAAFET結構’ 芯片面積減少45％
韓國三星電子于15日宣布在“Samsung Foundry Forum 2019 USA”上發布工藝設計套件（PDK）0.1版3nm Gate-All-Around（GAA）工藝“3GAE”。
與7 nm工藝相比，3GAE可將芯片面積減少高達45％，降低50％的功耗或實現35％的性能提升。基于GAA的過程節點有望用于下一代應用，如移動，網絡，汽車，AI和物聯網。
3GAE的特點是采用GAA的專利變體“MBCFET（多橋通道FET）”而不是傳統的GAA，該公司已經完成了測試車輛設計，并將專注于提高其性能和功率效率。
圖：晶體管結構的轉變
在傳統的GAA中，由于溝道是nm線的形式，因為溝道薄且小，所以難以傳遞更多的電流，并且必須設計諸如增加堆疊數量的措施。它使用通道結構來排列nm片，增加了柵極和溝道之間的接觸面積，并實現了電流的增加。
該公司聲稱它將徹底改變半導體行業，其中MBC FET已經小于4nm，并為第四次工業革命提供核心技術。
圖：結構
根據該公司發布的工藝路線圖，將使用極紫外（EUV）曝光技術制造4個7nm至4nm的FinFET工藝，然后使用EUV制造3nm GAA和MBCFET。而目前他們已經做到了！
該公司將在2019年下半年開始批量生產6nm工藝器件，同時完成4nm工藝的開發。5nm FinFET工藝的產品設計于2019年4月開發，也將于2019年下半年完成，并將于2020年上半年開始量產。開發28FDS，18FDS，1Gb容量的eMRAM也計劃于2019年完成。
圖：傳統的GAA和MBCFET
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