近年來，在激烈的市場(chǎng)競(jìng)爭(zhēng)環(huán)境下，三星將其業(yè)務(wù)重點(diǎn)轉(zhuǎn)向了邏輯工藝代工。在近日的SFF（SamsungFoundry Forum）美國分會(huì)上，三星宣布了四種FinFET工藝，涵蓋了7nm到4nm。同時(shí)發(fā)布了新一代3nm閘極全環(huán)（GAA，Gate-All-Around）工藝。與7nm技術(shù)相比，三星的3GAE工藝將減少45%的面積，降低50%的功耗，提升35%的性能。三星表示第一批3nm芯片主要面向智能手機(jī)及其他移動(dòng)設(shè)備。

目前，先進(jìn)半導(dǎo)體制造工藝已經(jīng)進(jìn)入10nm節(jié)點(diǎn)以下，臺(tái)積電去年率先量產(chǎn)7nm工藝，但沒有EUV光刻工藝，三星則選擇了直接進(jìn)入7nmEUV工藝，所以在進(jìn)度上比臺(tái)積電落后了一年，不過三星決心要在3nm工藝上趕超臺(tái)積電。根據(jù)三星的路線圖，他們會(huì)在2021年量產(chǎn)3nm工藝，到時(shí)候臺(tái)積電也差不多要進(jìn)入3nm節(jié)點(diǎn)了，不過臺(tái)積電尚未明確3nm的技術(shù)細(xì)節(jié)，這意味著三星在GAA工藝上已經(jīng)獲得了領(lǐng)先地位。

三星晶圓代工業(yè)務(wù)市場(chǎng)副總Ryan Sanghyun Lee表示，三星從2002年以來一直在開發(fā)GAA技術(shù)，通過使用納米片設(shè)備制造出了MBCFET(Multi-Bridge-Channel FET，多橋-通道場(chǎng)效應(yīng)管)，該技術(shù)可以顯著增強(qiáng)晶體管性能，從而實(shí)現(xiàn)3nm工藝的制造。

不過臺(tái)積電也在積極推進(jìn)3nm工藝，2018年，臺(tái)積電就宣布計(jì)劃投入6000億新臺(tái)幣興建3nm工廠，希望在2020年動(dòng)工，最快于2022年年底開始量產(chǎn)。曾有消息稱，臺(tái)積電3nm制程技術(shù)已進(jìn)入實(shí)驗(yàn)階段，在GAA技術(shù)上已有新突破。臺(tái)積電在其第一季度財(cái)報(bào)中指出，其3nm技術(shù)已經(jīng)進(jìn)入全面開發(fā)階段。

其實(shí)，多年來臺(tái)積電和三星電子一直在先進(jìn)工藝上展開較量，今年來，他們將主要在3nm工藝上進(jìn)行角逐。但不管是臺(tái)積電、三星，還是英特爾，都沒有提及3nm之后的半導(dǎo)體工藝路線圖。

因?yàn)?a href="http://www.1cnz.cn/v/tag/123/" target="_blank">集成電路加工線寬達(dá)到3nm之后，將進(jìn)入介觀(Mesoscopic)物理學(xué)的范疇。資料顯示，介觀尺度的材料，一方面含有一定量粒子，無法僅僅用薛定諤方程求解;另一方面，其粒子數(shù)又沒有多到可以忽略統(tǒng)計(jì)漲落(Statistical Floctuation)的程度。這就使集成電路技術(shù)的進(jìn)一步發(fā)展遇到很多物理障礙。此外，漏電流加大所導(dǎo)致的功耗問題也難以解決。

因此3nm工藝也被稱為半導(dǎo)體的物理極限。不過之前半導(dǎo)體行業(yè)發(fā)展的幾十年當(dāng)中，業(yè)界已經(jīng)多次遇到所謂的工藝極限問題，但是這些技術(shù)頸瓶一次次被人們打破。

三星代工業(yè)務(wù)營銷副總裁Ryan Lee還對(duì)三星芯片的未來作了預(yù)測(cè)：GAA技術(shù)的發(fā)展可能會(huì)讓2nm甚至1nm工藝成為可能，雖然三星還不確定是否會(huì)采用什么樣的結(jié)構(gòu)，但依然相信會(huì)有這樣的技術(shù)出現(xiàn)。也就是說三星打算用GAA工藝挑戰(zhàn)物理極限。