賽靈思、Arm、Cadence和臺積公司今日宣布一項合作，將共同構(gòu)建首款基于臺積 7 納米 FinFET 工藝的支持芯片間緩存一致性（CCIX）的加速器測試芯片，并計劃在 2018 年交付。這一測試芯片旨在從硅芯片層面證明 CCIX 能夠支持多核高性能 Arm CPU 和 FPGA 加速器實現(xiàn)一致性互聯(lián)。

關(guān)于CCIX

出于功耗及空間方面的考慮，在數(shù)據(jù)中心內(nèi)對應(yīng)用進行加速的需求日益增長，諸如大數(shù)據(jù)分析、搜索、機器學(xué)習(xí)、4G/5G無線、內(nèi)存內(nèi)數(shù)據(jù)處理、視頻分析及網(wǎng)絡(luò)處理等應(yīng)用，都已受益于可在多個系統(tǒng)部件中無縫移動數(shù)據(jù)的加速器引擎。CCIX將支持部件在無需復(fù)雜編程環(huán)境的情況下，獲取并處理位于任何地方的數(shù)據(jù)。

CCIX將利用現(xiàn)有的服務(wù)器互連基礎(chǔ)架構(gòu)，實現(xiàn)對共享內(nèi)存更高帶寬、更低延遲和緩存一致性的訪問。這將大幅提升加速器的可用性以及數(shù)據(jù)中心平臺的整體性能和效率，降低進入現(xiàn)有服務(wù)器系統(tǒng)的壁壘，并改善加速系統(tǒng)的總擁有成本（TCO）。

關(guān)于測試芯片

這款采用臺積7納米工藝的測試芯片將以Arm最新的DynamIQ CPU為基礎(chǔ)，并采用CMN-600互聯(lián)片上總線和其他基礎(chǔ)IP。為了驗證完整的子系統(tǒng)，Cadence提供了關(guān)鍵I/O和內(nèi)存子系統(tǒng)，其中包括了CCIX IP解決方案（控制器和PHY）、PCI Express 4.0/3.0（PCIe 4/3）IP解決方案（控制器和PHY）、DDR4 PHY、外設(shè)IP（例如I2C、SPI和QSPI）、以及相關(guān)的IP驅(qū)動程序。 Cadence的驗證和實施工具將被用于構(gòu)建該測試芯片。測試芯片可通過CCIX片到片互聯(lián)一致性協(xié)議（CCIX chip-to-chip coherent interconnect protocol）實現(xiàn)與賽靈思16納米Virtex UltraScale+ FPGAs的連接。

供應(yīng)流程

測試芯片將在2018年第一季度流片，

并于2018年下半年提供芯片。

“我們正在通過先進技術(shù)的創(chuàng)新實現(xiàn)計算加速，因此對于此次合作我們感到非常興奮。我們的Virtex UltraScale+ HBM系列采用了第三代CoWoS技術(shù)，該技術(shù)是我們與臺積公司共同研發(fā)的，現(xiàn)已成為CCIX的HBM集成和高速緩存一致性加速的行業(yè)裝配標準?！?/p>

——Victor Peng，賽靈思首席運營官

“隨著人工智能和大數(shù)據(jù)的蓬勃發(fā)展，我們發(fā)現(xiàn)越來越多的應(yīng)用對異構(gòu)計算提出持續(xù)增長的需求。這一測試芯片將不僅證明Arm的最新技術(shù)和一致性多芯片加速器可拓展至數(shù)據(jù)中心，更展現(xiàn)了我們致力于解決快速輕松訪問數(shù)據(jù)這一挑戰(zhàn)的承諾。此次針對一致性內(nèi)存的創(chuàng)新協(xié)作是邁向高性能、高效率數(shù)據(jù)中心平臺的重要一步?！?/p>

——Noel Hurley，Arm公司副總裁暨基礎(chǔ)架構(gòu)部門總經(jīng)理

“通過與合作伙伴構(gòu)建高性能計算的生態(tài)系統(tǒng)，我們將幫助客戶在7納米和其他高級節(jié)點上快速部署創(chuàng)新的新架構(gòu)，從而服務(wù)于不斷增長的數(shù)據(jù)中心應(yīng)用。CCIX行業(yè)標準將有助于推動下一代互聯(lián)，提供市場所需的高性能緩存一致性?！?/p>

——BabuMandava，Cadence高級副總裁兼IP部門總經(jīng)理

“人工智能和深度學(xué)習(xí)將深刻影響諸多行業(yè)，包括醫(yī)療健康、媒體和消費電子等。臺積最先進的7納米FinFET工藝技術(shù)具備高性能和低功耗的優(yōu)勢，可滿足上述市場對高性能計算（HPC）應(yīng)用的不同需求?！?/p>

——侯永清博士，臺積公司暨技術(shù)平臺副總經(jīng)理