現如今，日益復雜的電子產品中使用的先進設計正在挑戰密度、性能和功耗的極限，同時也使設計團隊面臨挑戰，要求我們必須在限定的預算，限定的時間內完成設計目標，從而獲得市場機會窗口。賽靈思全可編程器件擁有強大的靈活性與高性能，但傳統的 RTL 開發則讓開發團隊將大部分時間和資源耗費在細節的實施上 ……

現在，Vivado HLS（高層次綜合）來了！

無需手動創建RTL

直接使用C，C++以及System C語言規范

讓系統和設計架構師能夠把更多的時間放在較高層次的描述中

獲得更快的驗證時間和最大的生產效率的提升

所以……

我們的目標是：更優，更快，更魯棒！

Lesson 1 軟件工程師該怎么了解 FPGA 架構？

本視頻將由賽靈思專家向您詳細介紹 FPGA 的架構，以及作為軟件開發人員來說，應該對 FPGA 的哪些知識具備一定的了解？從而加速您的軟硬件協同設計。

Lauren Gao→

Xilinx 戰略應用高級工程師，專注于 C/C++ 高層次綜合，擁有多年利用 Xilinx FPGA 實現數字信號處理算法的經驗，對 Xilinx FPGA 的架構、開發工具和設計理念有深入的理解。發布網絡視頻課程《Vivado入門與提高》點擊率超過5萬、出版《基于FPGA的數字信號處理（第2版）》一書，并廣受好評。