UG1197

關(guān)于本指南

賽靈思可編程器件含有數(shù)百萬個(gè)邏輯單元 (LC)，集成了當(dāng)前越來越多的復(fù)雜電子系統(tǒng)。本高層次生產(chǎn)力設(shè)計(jì)方法提供了在短設(shè)計(jì)周期內(nèi)開發(fā)此類復(fù)雜系統(tǒng)的一套最佳做法。 這種方法以下列概念為重點(diǎn)：

對(duì)寶貴的知識(shí)產(chǎn)權(quán) (IP) 使用并行開發(fā)流程，實(shí)現(xiàn)您的產(chǎn)品在市場(chǎng)上的差異化，且平臺(tái)可用于將 IP 與生態(tài)系統(tǒng)的其它部分集成。

廣泛使用基于 C 語言的 IP 開發(fā)流程讓仿真速度相對(duì)于 RTL 仿真成倍增長(zhǎng)，并且能提供時(shí)序準(zhǔn)確和得到優(yōu)化的 RTL。

使用現(xiàn)有的預(yù)先驗(yàn)證平臺(tái)、模塊和組件級(jí) IP，迅速構(gòu)建您的系統(tǒng)。

使用腳本，針對(duì)從準(zhǔn)確設(shè)計(jì)驗(yàn)證直至編程 FPGA 的流程實(shí)現(xiàn)高度自動(dòng)化。

本指南中的建議是過去多年的廣泛專家級(jí)用戶的經(jīng)驗(yàn)總結(jié)。與傳統(tǒng)的 RTL 設(shè)計(jì)方法相比，它們不斷提供了下列改進(jìn)：

設(shè)計(jì)開發(fā)時(shí)間加快 4 倍。

衍生設(shè)計(jì)開發(fā)時(shí)間加快 10 倍。賽靈思

QoR 提高 0.7 倍到 1.2 倍。

雖然本指南以大型復(fù)雜設(shè)計(jì)為重點(diǎn)，討論的實(shí)踐也適用于且已被成功地應(yīng)用到各種類型的設(shè)計(jì)中，包括：數(shù)字信號(hào)處理 | 處理器加速 | 無線 | 存儲(chǔ) | 控制系統(tǒng)... ...

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目錄

第 1 章 : UltraFast 高層次生產(chǎn)力設(shè)計(jì)方法指南

對(duì)新設(shè)計(jì)方法的需求

設(shè)計(jì)流程

訪問技術(shù)文檔和培訓(xùn)資料

第 2 章 : 系統(tǒng)設(shè)計(jì)

系統(tǒng)劃分

系統(tǒng)開發(fā)

第 3 章 : 平臺(tái)開發(fā)

平臺(tái)設(shè)計(jì)

平臺(tái)驗(yàn)證

第 4 章 : 基于 C 語言的 IP 開發(fā)

快速 C 驗(yàn)證

C 語言對(duì)綜合的支持

使用經(jīng)硬件優(yōu)化的 C 語言庫

理解 Vivado HLS

優(yōu)化方法

優(yōu)化策略

RTL 驗(yàn)證

IP 封裝

設(shè)計(jì)分析與優(yōu)化

第 5 章 : 系統(tǒng)集成

初始系統(tǒng)

自動(dòng)初始系統(tǒng)

設(shè)計(jì)未來

附錄 A: 附加資源

賽靈思資源

解決方案中心

參考資料

培訓(xùn)資料