電平觸發與尖峰脈沖的模塊功能介紹
電平觸發是在高或低電平保持的時間內觸發,而邊沿觸發是由高到低或由低到高這一瞬間觸發在數字電平變化的電....
RAM的項目設計需求與操作步驟
RAM也叫主存,是與CPU直接交換數據的內部存儲器。它可以隨時讀寫(刷新時除外),而且速度很快,通常....
Verilog HDL語言中的分支語句
Verilog HDL是一種硬件描述語言,以文本形式來描述數字系統硬件的結構和行為的語言,用它可以表....
FIFO項目設計需求與操作步驟
在計算機中,先入先出隊列是一種傳統的按序執行方法,先進入的指令先完成并引退,跟著才執行第二條指令(指....
邊沿檢測的目的及電路原理分析
邊沿檢測電路(edge detection circuit)是個常用的基本電路。所謂邊沿檢測就是對前....
位拼運算符的代碼實例與仿真波形講解
位拼運算符是將多個小的表達式合并形成一個大的表達式,用符號{}來實現多個表達式的連接運算,各個表達式....
FPGA之FIFO練習2:設計思路
FIFO( First Input First Output)簡單說就是指先進先出。由于微電子技術的....
FPGA之化簡代碼練習
代碼就是程序員用開發工具所支持的語言寫出來的源文件,是一組由字符、符號或信號碼元以離散形式表示信息的....
FPGA之簡單代碼的重要性
不管是學FPGA還是C語言,任何一種代碼的學習都離不開大量的代碼閱讀,也就是多看,多學習別人的代碼。....
FPGA之異步練習:設計思路
在異步設計中,完全避免亞穩態是不可能的。因此,設計的基本思路應該是:首先盡可能減少出現亞穩態的可能性....
FPGA之異步練習1:設計思路
基于FPGA的數字系統設計中大都推薦采用同步時序的設計,也就是單時鐘系統。但是實際的工程中,純粹單時....
FPGA之流水線練習3:設計思路
流水線主要是一種硬件設計的算法,如第一條中表述的流水線設計就是將組合邏輯系統地分割,并在各個部分(分....
如何驗證IP核的代碼
流水線縮短了在一個時鐘周期內給的那個信號必須通過的通路長度,增加了數據吞吐量,從而可以提高時鐘頻率,....
FPGA之流水線練習1:設計思路
流水線設計就是將組合邏輯系統地分割,并在各個部分(分級)之間插入寄存器,并暫存中間數據的方法。目的是....
FPGA之流水線練習4:設計思路
流水線設計就是將組合邏輯系統地分割,并在各個部分(分級)之間插入寄存器,并暫存中間數據的方法。目的是....
至芯科技:FPGA教學視頻(1)
至芯科技成立于2010年,是一家致力于高新技術培訓和移動互聯網知識傳播的教育及研發機構。時刻更新,精....