分析了在超深亞微米階段，串擾對高性能芯片設計的影響，介紹了消除串擾影響的方法。
??? 關鍵詞：串擾，布線，關鍵路徑，超深亞微米
　
　　在超深亞微米階段（0．18μm以下），如何保證信號的完整越來越重要，而由信號完整性引起的邏輯和時序問題，常使芯片不能實現時序的正確收斂，或在測試過程中不能正常工作。串擾就是最常見的信號完整性問題。當兩個或兩個以上的布線路徑存在一定距離并呈并行分布時，彼此之間就存在把脈沖從一個節點傳到另一個節點的耦合電容（Coupling Capacitance），串擾由此而來。
　　隨著每次超深亞微米（Ultra Deep Sub Micron，UDSM）新工藝技術的出現，特性尺寸、線寬和線間距都將進一步縮小，設計人員都想在裸片保持不變的情況下，把更多功能擠進片上系統中，這無疑將大大增加布線的復雜度，使得線路更加擁擠。由于金屬阻抗與其寬度成反比，為追求更小的阻抗，金屬線的厚度不斷地增加，層數也不斷增加，且金屬線的長度比以往更長。這種趨勢導致金屬之間的交叉耦合電容增加。另外，由于芯片上疊加了更多的金屬層，高金屬層與基底層之間的距離加大，從而減小了對地的電容量，從而使金屬線之間交叉耦合電容的比重不斷上升，串擾效應對復雜數字電路的影響也越來越大。

1　串擾效應（Crosstalk Effect）
　　圖1所示電路包含了三個信號網（A，B，C），它們間通過電容C1，C2耦合。
　　為了便于說明，先定義“攻擊”網（Aggressor）和“受害”網（Victim）：由于自身的邏輯電平發生變化，通過電容耦合而對其他信號產生影響的信號網稱為“攻擊”網。受到影響而導致自身邏輯電平發生異常的信號網稱為“受害”網。
　　如果一個“攻擊”節網信號發生變化，可導致鄰近的“受害”網瞬態呈現一個異常的邏輯值，即噪聲。對于每個信號網來說，可能存在多個攻擊信號網，電路分析時，如果將各個攻擊網都考慮進去，則必然要消耗大量的時間和計算資源。因此，通常串擾分析工具將各個攻擊網的噪聲峰值統加起來后，再應用到受害網（對受害網來說，這屬于最壞情況）。

　　當串擾產生的噪聲傳輸到一個鎖存器（觸發器、寄存器）的輸入，會引起邏輯的異常改變而導致邏輯運算出錯。但串擾產生的噪聲一般不成為問題。通過分析各個單元的噪聲傳輸模型，可使必須要有額外間距的串擾敏感網絡的數量減少。噪聲傳輸模型在輸入波形的基礎上定義了輸出波形的峰值與寬度，如果輸入波形的峰值和寬度小于分析所確定的門限值，那么，噪聲就無法通過該單元。
　　依據攻擊網和受害網的信號傳輸方向，串擾對時延的影響可分為以下兩種：（1）兩者傳輸方向相反，會導致受害網時延增加。（2）兩者傳輸方向相同，會導致受害網時延減少。
　　串擾對時序的影響，將導致高速芯片不能以最快速度工作。因為“受害”網的時序是通過門電路的時延、相互連接的延遲以及相鄰網的狀態決定的，因此，由串擾產生的時序問題微妙而復雜。每個周期都存在延遲，而不僅僅是互連引起的延遲，這些延遲的變化會造成時序無法收斂。
　　要準確說明串擾對延遲的影響，設計人員需要特殊技術來處理UDSM設計中的大量寄生數據，如攻擊信號和受害信號之間復雜的時序和邏輯關系等。分析串擾引起的延遲首先從確認潛在受害信號網絡開始。通過高級互連分析技術，串擾分析工具可對設計進行分析，找出干擾噪聲超過規定限度的網絡。接著，計算每個受害網絡的典型延遲，同時，所有可能的攻擊網絡保持靜止狀態；然后，串擾分析工具將攻擊網絡的方向轉換為與受害網絡相反，計算出受害網絡最大延遲增加量，最后再將攻擊網方向轉換為與受害網相同，計算最大延遲減少量。
2　串擾避免（Crosstalk Avoidance）
　　串擾分析完畢后，就需要對其進行處理，典型的方法包括加入緩沖、重新設計單元、對受害網重新進行布線。一般情況下不采用插入緩沖器的方法，因為它會引入額外的時延，可能會在關鍵路徑（最大或最小時延路徑）引起時序錯誤，而且它還會增加總的芯片功率；重新布線，簡單講就是將金屬線從一處移至另一處，這樣就可以將經分析已知的串擾問題解決，然而由于金屬線的移動，可能會在別處產生新的串擾問題及關鍵路徑；重新設計單元是最為有效的方法，因為被替換的單元對于整個版圖設計來講，僅有局部的影響，在與周圍的單元連接時，只需要對準各個信號接口即可。
　　目前，布線后再進行串擾分析的做法已經無法滿足設計要求。從復雜的布局到具體的布線，都要求在設計的各個階段開展信號完整性分析。設計工程師使用不同工具時應全面考慮信號完整性、時序、功率和芯片面積等問題。當出現串擾問題時，這些工具必須能確定解決串擾問題的自動化設計方法，同時不影響其它設計參數。
2．1　整體布局
　　任何解決串擾問題的有效方法都包括對串擾的預測，從而在設計的初期就注意減少串擾的發生。對于那些無法避免串擾的線路要進行修改，盡量減少串擾。
　　在整體布局階段，通過串擾敏感靜態時序分析工具，對關鍵路徑上串擾所能造成的影響進行估計。由于在布局階段，信號間的連接情況及布線結構存在著不確定性，因此，很難準確判斷還未具體布線的金屬線之間的串擾效應。但如果具體布線時按照全局設想的那樣進行，則對串擾的估計就相當準確。然而，現有的布線技術還不能保證具體的布線工具能按照全局布線器所指定的路徑進行布線，且保證連接良好。對于那些布線面積很小的高性能設計來說，這種限制更加明顯，其最終結果是全局布線階段所進行的串擾分析失效。
　　一個實際的方法是全局布線器將各個信號網分配到全局布線單元，這些單元以各層可用空間為邊界，然后根據布線規則完成各個單元的布線，以及單元之間的信號連接。使用統計學的方法，各個單元間的耦合效應可以被估計出來，然后再使用靜態時序分析工具，決定單元中哪些信號網處于關鍵路徑中。一旦串擾敏感網絡被確定，就可以使用額外的布線空間來降低串擾。
　　如圖2所示，串擾敏感信號網跨接了兩個金屬層，所以在兩金屬層中分別加寬其與同層金屬線的間距，這樣即可減輕串擾的影響。
2．2　合理確定間距
　　對于在整體布局階段被預測到的串擾，可采取多種措施來降低其影響。一個最簡單實效的方法是加大間距。測試表明，如果一個信號網一邊的間距增大一倍，串擾效應就可減輕一半。如果信號網兩邊的間距都增大一倍，則串擾可減輕3／4。 　　然而，布線資源是非常有限的，要在有限的面積中完成要求的功能并避免串擾，對于設計者來說是非常大的挑戰，且設計者必須注意，間距首先應符合設計規則，這是由生產工藝所決定的。在具體布線時，只有在滿足規則的基礎上，才能考慮使用增加空間間距的方法來降低串擾。所以，在設計中要做到合理確定間距，設計者不僅要使用在布局及布線中能解決問題的工具，更需要平時在設計中不斷積累實踐經驗。
　　由于現有的工具還不能在布局階段解決所有的串擾問題，再加上布線的復雜性及不確定性，仍有必要在布線后對串擾進行分析。但需要注意，布線后的校正操作要十分謹慎，否則會引發更多問題。最新的布局和布線工具支持布線后插入緩沖器及加入其它修復措施，把對其它節點的影響降到最小程度，但如果你的布線工具不具備這個功能，布線中試圖解決串擾反而會引起新的問題。
3　結束語
　　及早解決由串擾引起的對邏輯功能和時序的影響，對于今后設計更高性能的芯片十分有益。從這一點來講，設計中加入串擾避免的方法是極有必要的。