壓控振蕩器已經(jīng)成為當(dāng)今時(shí)鐘恢復(fù)電路和頻率合成電路中不可缺少的組成部分。本文分別從壓控振蕩器的振蕩頻率和相位噪聲兩個(gè)角度，詳細(xì)闡述影響VCO性能的因素，并提出相應(yīng)的改進(jìn)方法。
??? 關(guān)鍵詞：壓控振蕩器，相位噪聲，振蕩頻率

1　引　言
　　壓控振蕩器（Voltage Controlled Oscillator，VCO）已經(jīng)成為當(dāng)今時(shí)鐘恢復(fù)電路和頻率合成電路中不可缺少的組成部分。而在大部分無(wú)線通訊接收器中，高速、低相位噪聲是VCO設(shè)計(jì)的最重要的指標(biāo)。
　　本文分別從壓控振蕩器的振蕩頻率和相位噪聲兩個(gè)角度，詳細(xì)闡述影響VCO性能的因素，并提出相應(yīng)的改進(jìn)方法。
　　在第2部分，將介紹一般VCO的設(shè)計(jì)方法，第3部分分析提高VCO振蕩頻率的方法，第4部分著重分析降低電路的相位噪聲方法。文章最后給出在TSMC0．35工藝下仿真出的結(jié)果。
2　一般VCO的設(shè)計(jì)
　　一般的VCO的體系結(jié)構(gòu)如圖1所示，由電壓偏置產(chǎn)生器（voltage bias generator）和延遲單元（delaycell）兩個(gè)部分組成。
　　電壓偏置產(chǎn)生器為延遲單元產(chǎn)生偏置電壓，延遲單元控制電壓隨著輸入電壓Vvco的改變而改變。設(shè)每個(gè)延遲單元的時(shí)間為tD，則振蕩頻率為固定的值：
??? F＝1／（2NtD）（1）
其中，N為VCO的延遲單元的數(shù)量?？梢?jiàn)，延遲單元的數(shù)量能影響VCO的振蕩頻率。每個(gè)延遲單元的設(shè)計(jì)有很大的靈活性，常用的延遲單元如圖2所示。
　　每種不同延遲單元可以根據(jù)振蕩頻率和相位噪聲的要求做不同的改動(dòng)。下面我們將詳細(xì)討論。
3　VCO振蕩頻率分析
　　由公式（1）可以看出，VCO的振蕩頻率與振蕩回路的延遲單元的數(shù)量以及每個(gè)延遲單元的延遲時(shí)間成反比，所以，提高VCO的振蕩頻率無(wú)非就是要減少延遲單元的數(shù)量和每個(gè)延遲單元時(shí)間。但是延遲單元的數(shù)量并不是越少越好，因?yàn)?，?duì)于振蕩回路來(lái)說(shuō)，必須要滿足振蕩相位條件∠H（jωo）＝180°，所以，延遲單元數(shù)量將受到單個(gè)延遲單元傳輸函數(shù)的約束。對(duì)于每個(gè)振蕩單元延遲時(shí)間，以差分延遲單元為例進(jìn)行分析。差分延遲單元的小信號(hào)模型如圖3所示。
　　其中，R為負(fù)載的等效電阻，C為輸出節(jié)點(diǎn)的總的電容。從小信號(hào)模型可以看出，電路延遲時(shí)間就是電流對(duì)輸出節(jié)點(diǎn)的RC電路進(jìn)行充電的時(shí)間，所以，減少單位延遲時(shí)間的方法有以下幾種：（1）提高電路的靜態(tài)電流；（2）減少負(fù)載管的等效電阻；（3）減少輸出節(jié)點(diǎn)的電容值。

　　提高電路的靜態(tài)電流雖然提高了振蕩頻率，但是也大大增加了電路功耗。由于NMOS的電子漂移率要大于PMOS，所以，面積大小相同的條件下，NMOS的電阻要小于PMOS的電阻，這就為我們提供了一條提高振蕩頻率的方法。NMOS負(fù)載差分延遲單元如圖4所示。

　　減少輸出節(jié)點(diǎn)電容也是行之有效的方法。節(jié)點(diǎn)電容主要是單位延遲單元的輸入管和負(fù)載管的寄生電容產(chǎn)生的。該節(jié)點(diǎn)電容可表示為（下標(biāo)1為輸入管，下標(biāo)2為負(fù)載管）：
? 其中，Cox是柵極氧化層電位電容，Csw和Cbot分別為側(cè)面（sidewell）和底面（botton）單位電容，P表示源－漏結(jié)的結(jié)點(diǎn)電容的側(cè)面積，A表示源－漏結(jié)的結(jié)點(diǎn)電容的底面積。對(duì)于一定的工藝和寬長(zhǎng)比來(lái)說(shuō)，Cox，W，L，Csw，Cbot都是不可改變的，所以，減少漏極面積和周長(zhǎng)是比較可行的方法。圖5給出了一種改進(jìn)版圖結(jié)構(gòu)。
　　可見(jiàn)，采用多個(gè)并聯(lián)結(jié)構(gòu)后，兩個(gè)MOS管會(huì)共用一個(gè)漏極，這樣，總的漏極的面積會(huì)有所減少。如果版圖采用環(huán)形的結(jié)構(gòu)，寄生電容會(huì)更小。
4　VCO相位噪聲分析
　　相位噪聲分析通常是利用頻譜分析。設(shè)，理想的振蕩電路的中心頻率為F0，該頻譜上為位于F0上的一個(gè)脈沖。然而，在實(shí)際環(huán)境中，頻譜往往有一帶寬為△f的成分附在F0的周圍。如圖6所示。 　　相位噪聲能對(duì)振蕩時(shí)鐘信號(hào)的相位和振幅產(chǎn)生影響，圖7為相位噪聲對(duì)時(shí)鐘的影響。
　　相位噪聲的來(lái)源可以歸納為以下幾個(gè)部分：（1）負(fù)載管的熱噪聲；（2）電流沉噪聲；（3）輸入端口的白噪聲；（4）電源噪聲和襯底噪聲。
　　根據(jù)Hajimiri的噪聲模型〔1〕，負(fù)載電容是與相位噪聲相關(guān)不大的參數(shù)，增加靜態(tài)電流能，增加負(fù)載電阻都能改善相位噪聲。然而，在實(shí)際設(shè)計(jì)中，靜態(tài)電流由于功耗的問(wèn)題，不可能很大。而增加負(fù)載電阻又降低了振蕩頻率。所以，負(fù)載電容是設(shè)計(jì)的關(guān)鍵。實(shí)際設(shè)計(jì)中，通過(guò)改變單位延遲單元的結(jié)構(gòu)，可以達(dá)到改善相位噪聲的目的，圖8給出了3種不同的延遲單元。
　　圖8中，（a）、（b）兩種延遲單元的噪聲特性在參考文獻(xiàn)2和3中分別給予了討論。圖8中（c）給出了一種低延遲時(shí)間及低相位噪聲的延遲單元，它結(jié)合了圖4和圖8（b）的優(yōu)點(diǎn)，利用自偏結(jié)構(gòu)降低相位噪聲，并采用比較節(jié)省寄生電容的NMOS負(fù)載，這樣，就達(dá)到高速低相位噪聲的設(shè)計(jì)目的。下面，將給出這種結(jié)構(gòu)的仿真結(jié)果。
5　仿真結(jié)果
　　采用NMOS負(fù)載自偏結(jié)構(gòu)的延遲單元，在TSMC0．35－3．3 V工藝庫(kù)條件下得到比較理想的仿真結(jié)果，圖9所示是VCO輸出波形3．5 GHz（Vvco＝1．5 V）。
　　當(dāng)Vvco達(dá)到3 V時(shí)，振蕩頻率可以達(dá)到4．5 GHz～5 GHz，可見(jiàn)，這種延遲單元在高速時(shí)鐘領(lǐng)域是很有實(shí)用價(jià)值的。圖9（b）顯示了該延遲單元和其他兩種的相位噪聲的對(duì)比圖。結(jié)果也顯示了該結(jié)構(gòu)能較好地抑制相位噪聲。

6　結(jié)束語(yǔ)
　　本文從振蕩頻率和相位噪聲兩個(gè)方面探討了VCO的設(shè)計(jì)過(guò)程，并提出了一種有較好性能的延遲單元。實(shí)驗(yàn)證明，這種VCO結(jié)構(gòu)能廣泛地應(yīng)用到要求高速低相位噪聲的通訊領(lǐng)域中去。

1　A Hajimiri，T H Lee．A General Theory of PhaseNoiseinElectricalOscillators．IEEEJ．Solid－State Circuits，Vol．33，F(xiàn)eb．1998：179～194
2　M Horowitz，et al．．PLL Design for a 500MB／s Interface．Int′lSolid－State Circuits Conference Digest，F(xiàn)eb．1993：160～161
3　JManeatis．Low－Jitter and Process－Independent DLLandPLL Based on Self－Biased Techniques．Int′l Solid－State　Circuits Conference Digest，F(xiàn)eb．1996：130～131，430