10進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案四：verilog設(shè)計(jì)十進(jìn)制計(jì)數(shù)器

　　設(shè)計(jì)要求：

　　1、每當(dāng)計(jì)數(shù)器值為4’b001時(shí)，自動(dòng)回到4’b0000

　　2、每個(gè)時(shí)鐘沿計(jì)數(shù)器值加1

　　3、進(jìn)位輸出carry應(yīng)該與4‘b1001同周期輸出

　　4、異步復(fù)位

? ? ? ?實(shí)驗(yàn)程序：

　　module cnt10 （ clk， rst_n， carry， cnt ）;

　　input clk， rst_n;

　　output carry;

　　output ［3:0］ cnt;

　　reg carry;

　　reg ［3:0］ cnt;

　　always @（ posedge clk or negedge rst_n ）

　　begin

　　if （ ~rst_n ）

　　begin

　　cnt 《= 4‘b0000;

　　end

　　else if （ cnt == 4‘b1001 ）

　　begin

　　cnt 《= 4‘b0000;

　　end

　　else

　　begin

　　cnt 《= cnt + 4‘b0001;

　　end

　　end

　　always @（posedge clk or negedge rst_n）

　　begin

　　if（！rst_n）

　　begin

　　carry 《= 1‘b0;

　　end

　　else if（cnt == 4‘b1000）

　　begin

　　carry 《= 1‘b1;

　　end

　　else

　　carry《= 1‘b0;

　　end

　　endmodule

　　View Code

　　測(cè)試程序：

　　`timescale 1ns/1ps

　　module cnt10_tb（）;

　　reg clk， rst_n;

　　wire carry;

　　wire ［3:0］ cnt;

　　always #10 clk = ~clk;

　　cnt10 cnt10_tb（

　　.clk（clk），

　　.rst_n（rst_n），

　　.carry（carry），

　　.cnt（cnt）

　　）;

　　initial

　　begin

　　clk = 1‘b0;

　　rst_n = 1‘b1;

　　#10 rst_n = 1‘b0;

　　#10 rst_n = 1‘b1;

　　end

　　endmodule

? ? ? ?波形圖

? ? ? 在這個(gè)十進(jìn)制計(jì)數(shù)器中，唯一要注意的一點(diǎn)就是進(jìn)位位carry變化的時(shí)刻，如果是為了使下一級(jí)能正確接收到前一級(jí)的進(jìn)位位標(biāo)識(shí)，要在計(jì)數(shù)到九時(shí)使進(jìn)位位有效；如上圖波形所示。

10進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案五：74191設(shè)計(jì)成兩位十進(jìn)制計(jì)數(shù)器

功能：U1的D0 D1 D2 D3 輸出的個(gè)位 ，U2的D0 D1 D2 D3 輸出的十位 。加一鍵按下數(shù)據(jù)加一，清零鍵按下數(shù)據(jù)清零。該單位電路實(shí)現(xiàn)的記錄“加一”按鍵按下次數(shù)，清零按鍵清零的功能。

? ? ? ?工作原理：利用四位制計(jì)數(shù)器74191設(shè)計(jì)成兩位十進(jìn)制。個(gè)位、十位74191計(jì)數(shù)器的D0 D1 D2 D3腳接低電平，S、M腳接低電平。個(gè)位74191計(jì)數(shù)器CP腳接按鍵，十位74191計(jì)數(shù)器CP腳接來(lái)自個(gè)位計(jì)數(shù)器的進(jìn)位信號(hào)，這樣個(gè)位，十位都處于計(jì)數(shù)工作狀態(tài)。個(gè)位計(jì)數(shù)器由Q3Q2Q1Q0（0000）2增加到（1001）2時(shí)產(chǎn)生進(jìn)位信號(hào)，進(jìn)位信號(hào)接傳給個(gè)位計(jì)數(shù)器和十位計(jì)數(shù)器，分別實(shí)現(xiàn)了各位清零十位加一的功能。

10進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案六：基于MAX+PLUSⅡ的十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)

　　詳細(xì)電路設(shè)計(jì)方案：基于MAX+PLUSⅡ的十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)

　　本設(shè)計(jì)采用的七段譯碼器電路由7447和外部共陰極數(shù)碼管構(gòu)成，7447七段譯碼器將BCD8421碼譯成數(shù)碼管所需的七段數(shù)顯碼。

　　（1）圖形設(shè)計(jì)輸入：MAX+PLUSⅡ的圖形設(shè)計(jì)輸入較其他軟件更容易使用，因?yàn)镸AX+PLUSⅡ提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，尤其是在 MAX+PLUSⅡ里提供的mf庫(kù)幾乎包含了所有的74系列的器件，在prim庫(kù)里提供了數(shù)字電路中所有的分離器件。因此只要具有數(shù)字電路的知識(shí)，幾乎不需要過(guò)多的學(xué)習(xí)就可以利用MAX+PLUSⅡ進(jìn)行CPLD/FPGA的設(shè)計(jì)。

　　（2）文本編輯輸入：MAX+PLUSⅡ的文本輸入和編譯系統(tǒng)支持AHDL語(yǔ)言、VHDL語(yǔ)言、VERILOG語(yǔ)言三種輸入方式。

　　（3）波形輸入方式：如果知道輸入、輸出波形，也可以采用波形輸入方式。

　?。?）混合輸入方式：MAX+PLUSⅡ設(shè)計(jì)開(kāi)發(fā)環(huán)境，支持圖形設(shè)計(jì)輸入、文本編輯輸入、波形編輯輸入的混合編輯。