一種改進的流水線級運放共享電路設計

圖1 流水線級電路的交替工作原理

圖 2 第 i 級開關電容的 MDAC

OP共享的優點：降低功耗，節省芯片面積

由圖1可知，當pipeline ADC正常工作時，各級流水線量化電路交替工作于采樣和放大相。由圖 2 所示的級電路的實現原理可以看出，采樣相時，各級MDAC 中的運算放大器并沒有工作，它的輸入、輸出分別置于復位狀態，因此可以考慮將運算放大器在毗鄰的流水線級之間共享，這樣運算放大器的數目會減少一半，可以有效地降低功耗，同時也節省了芯片面積。

圖 3傳統的流水線級運放共享原理

OP共享的缺點：引入信號相關的采樣誤差圖 3是傳統流水線級間運放共享的電路原理。從圖中可以看到，首先，實現流水線級間運放的共享需要額外的開關，如圖中的開關 S 1 和 S 2 ，而開關的寄生電容 C p1 和 C p2 會成為一條潛在的耦合通路，使相鄰的前后兩級間發生串擾，從而引入信號相關的采樣誤差 [28] 。

如圖中所示，當 Ф S 為高電平時，流水線級 Stage-B工作于放大狀態，產生余量輸出信號，流水線級 Stage-A 則工作于采樣狀態，此時任何的干擾信號，如前級電路的建立信號或是前級比較器電路的回踢噪聲信號,通過寄生電容 C p1 會出現在運放的求和節點，從而影響 Stage-B 的信號輸出，同樣地，當 Ф H 為高電平時，流水線級 Stage-A 工作于放大狀態，而 Stage-B 則工作于采樣狀態，此時任何的干擾信號，都會通過寄生電容Cp2出現在運放的求和節點，從而影響 Stage-A 的信號輸出。

T型開關：改善耦合串擾，提升SNDR為了緩解這一問題，提高共享運放流水線級的建立精度，本文仔細分析了運放共享結構的時序，提出了一種改進的流水線級運放共享電路如圖 4 所示。

圖 4 改進的流水線級間運放共享電路

對比圖 3.11和圖 3.12 所給出的電路原理可知，在圖 3.12中虛線框中的開關可以省去而不會影響電路的功能。事實上，移除冗余開關的同時，開關本身的導通電阻也被消除了，因而運放的輸出建立時間也會加快，有利于高速應用。所提出運放共享結構的時序關系如下：當 Ф S 為高電平時，運放用于流水線級Stage-B，此時 Stage-B 工作于保持狀態，電容 C F `跨接在運放的輸入輸出端，形成閉合的負反饋環路，采樣電容 C S1 `、C S2 `和 C S3 `根據 sub-ADC 的輸出分別接在+V ref 、0 和?V ref 端，執行減法和放大的操作，產生余量信號。同時，Stage-A 工作于采樣狀態，電容 C S1 、C S2 、C S3 和 C F 的底板接在信號輸入端。當 Ф H 為高電平時，Stage-A 和 Stage-B 的功能互換，此時運放用于 Stage-A 中。時鐘 Ф SP 和 Ф HP相對于時鐘 Ф S 和 Ф H 提前關斷構成底板采樣，以抵消電荷注入與時鐘饋通的影響。為了克服寄生電容所引入的耦合通道，在圖4 中陰影部分的開關，采用了襯偏效應抵消的 T 型開關電路。

如圖中所示，T 型開關電路由三個 CMOS 傳輸門(CMOS-TG)構成，其中管子 M1 和 M2 組成傳輸門 T1，管子 M5 和 M6 組成傳輸門 T2，管子 M9 和 M10 組成傳輸門 T3。Ф H 和 Ф S 是非交疊的時鐘相。T1 和 T2由相同的時鐘相控制，而T3由相反的時鐘相控制，增加管子M3、M4、M7和M8是為了抵消 pMOS 的襯偏效應。當 Ф S 為高電平時，T1 和 T2 導通，T3 關斷，輸入與輸出端相連通，當 Ф H 為高電平時，T1 和 T2 關斷，T3 導通，此時，T3 為輸入相關的饋入干擾信號提供了一條連接至地的通路，有效降低了饋通信號對運放求和節點的影響，可以獲得更為精確的余量輸出信號。仿真結果表明，相較于傳統的運放共享結構，改進的運放共享方案在 SNDR 上約有 3.42dB 的提高。

記憶效應1：OP高增益可緩解記憶效應在共享運放的流水線級中，運放始終處于工作狀態，運放輸入端的虛地節點不能復位，這會引入所謂記憶效應(Memory Effects)的問題。共享于毗鄰流水線級間的運算放大器在輸入求和節點處存在寄生電容 C p ，由于輸入端的虛地節點不能復位，存儲在虛地節點寄生電容中的電荷就會影響余量輸出信號，這稱為記憶效應。