推挽結構詳解

　　推挽電路是兩個參數(shù)相同的三極管或MOSFET，以推挽方式存在于電路中，各負責正負半周的波形放大任務，電路工作時，兩只對稱的功率開關管每次只有一個導通，所以導通損耗小效率高。

　　一般是指兩個三極管分別受兩互補信號的控制，總是在一個三極管導通的時候另一個截止。要實現(xiàn)線與需要用OC（open collector）門電路 。如果輸出級的有兩個三極管，始終處于一個導通、一個截止的狀態(tài)，也就是兩個三級管推挽相連，這樣的電路結構稱為推拉式電路或圖騰柱（Totem-pole）輸出電路。

　　推拉式輸出級既提高電路的負載能力，又提高開關速度

　　開漏輸出：輸出端相當于三極管的集電極。 要得到高電平狀態(tài)需要上拉電阻才行。 適合于做電流型的驅動，其吸收電流的能力相對強（一般20ma以內）。

　　我們先來說說集電極開路輸出的結構。集電極開路輸出的結構如圖1所示，右邊的那個三極管集電極什么都不接，所以叫做集電極開路（左邊的三極管為反相之用，使輸入為“0”時，輸出也為“0”）。對于圖1，當左端的輸入為“0”時，前面的三極管截止（即集電極C跟發(fā)射極E之間相當于斷開），所以5V電源通過1K電阻加到右邊的三極管上，右邊的三極管導通（即相當于一個開關閉合）；當左端的輸入為“1”時，前面的三極管導通，而后面的三極管截止（相當于開關斷開）。

　　我們將圖1簡化成圖2的樣子。圖2中的開關受軟件控制，“1”時斷開，“0”時閉合。很明顯可以看出，當開關閉合時，輸出直接接地，所以輸出電平為0。而當開關斷開時，則輸出端懸空了，即高阻態(tài)。這時電平狀態(tài)未知，如果后面一個電阻負載（即使很輕的負載）到地，那么輸出端的電平就被這個負載拉到低電平了，所以這個電路是不能輸出高電平的。

　　再看圖三。圖三中那個1K的電阻即是上拉電阻。如果開關閉合，則有電流從1K電阻及開關上流過，但由于開關閉其它三個口帶內部上拉），當我們要使用輸入功能時，只要將輸出口設置為1即可，這樣就相當于那個開關斷開，而對于P0口來說，就是高阻態(tài)了。

　　對于漏極開路（OD）輸出，跟集電極開路輸出是十分類似的。將上面的三極管換成場效應管即可。這樣集電極就變成了漏極，OC就變成了OD，原理分析是一樣的。

　　另一種輸出結構是推挽輸出。推挽輸出的結構就是把上面的上拉電阻也換成一個開關，當要輸出高電平時，上面的開關通，下面的開關斷；而要輸出低電平時，則剛好相反。比起OC或者OD來說，這樣的推挽結構高、低電平驅動能力都很強。如果兩個輸出不同電平的輸出口接在一起的話，就會產(chǎn)生很大的電流，有可能將輸出口燒壞。而上面說的OC或OD輸出則不會有這樣的情況，因為上拉電阻提供的電流比較小。如果是推挽輸出的要設置為高阻態(tài)時，則兩個開關必須同時斷開（或者在輸出口上使用一個傳輸門），這樣可作為輸入狀態(tài)，AVR單片機的一些IO口就是這種結構。

　　開漏電路特點及應用

　　在電路設計時我們常常遇到開漏（open drain）和開集（open collector）的概念。

　　所謂開漏電路概念中提到的“漏”就是指MOSFET的漏極。同理，開集電路中的“集”就是指三極管的集電極。開漏電路就是指以MOSFET的漏極為輸出的電路。一般的用法是會在漏極外部的電路添加上拉電阻。完整的開漏電路應該由開漏器件和開漏上拉電阻組成。如圖1所示：

　　組成開漏形式的電路有以下幾個特點：

　　1. 利用外部電路的驅動能力，減少IC內部的驅動（或驅動比芯片電源電壓高的負載）。當IC內部MOSFET導通時，驅動電流是從外部的VCC流經(jīng)R pull-up ，MOSFET到GND。IC內部僅需很下的柵極驅動電流。如圖1。

　　2. 可以將多個開漏輸出的Pin，連接到一條線上。形成 “與邏輯” 關系。如圖1，當PIN_A、PIN_B、PIN_C任意一個變低后，開漏線上的邏輯就為0了。這也是I2C，SMBus等總線判斷總線占用狀態(tài)的原理。如果作為輸出必須接上拉電阻。接容性負載時，下降延是芯片內的晶體管，是有源驅動，速度較快；上升延是無源的外接電阻，速度慢。如果要求速度高電阻選擇要小，功耗會大。所以負載電阻的選擇要兼顧功耗和速度。

　　3. 可以利用改變上拉電源的電壓，改變傳輸電平。如圖2， IC的邏輯電平由電源Vcc1決定，而輸出高電平則由Vcc2（上拉電阻的電源電壓）決定。這樣我們就可以用低電平邏輯控制輸出高電平邏輯了（這樣你就可以進行任意電平的轉換）。（例如加上上拉電阻就可以提供TTL/CMOS電平輸出等。）

　　4. 開漏Pin不連接外部的上拉電阻，則只能輸出低電平（因此對于經(jīng)典的51單片機的P0口而言，要想做輸入輸出功能必須加外部上拉電阻，否則無法輸出高電平邏輯）。一般來說，開漏是用來連接不同電平的器件，匹配電平用的。

　　5. 標準的開漏腳一般只有輸出的能力。添加其它的判斷電路，才能具備雙向輸入、輸出的能力。

　　6.正常的CMOS輸出級是上、下兩個管子，把上面的管子去掉就是OPEN-DRAIN了。這種輸出的主要目的有兩個：電平轉換、線與。

　　7.線與功能主要用于有多個電路對同一信號進行拉低操作的場合，如果本電路不想拉低，就輸出高電平，因為OPEN-DRAIN上面的管子被拿掉，高電平是靠外接的上拉電阻實現(xiàn)的。（而正常的CMOS輸出級，如果出現(xiàn)一個輸出為高另外一個為低時，等于電源短路。）

　　8.OPEN-DRAIN提供了靈活的輸出方式，但是也有其弱點，就是帶來上升沿的延時。因為上升沿是通過外接上拉無源電阻對負載充電，所以當電阻選擇小時延時就小，但功耗大；反之延時大功耗小。所以如果對延時有要求，則建議用下降沿輸出。

　　應用中需注意： 1. 開漏和開集的原理類似，在許多應用中我們利用開集電路代替開漏電路。例如，某輸入Pin要求由開漏電路驅動。則我們常見的驅動方式是利用一個三極管組成開集電路來驅動它，即方便又節(jié)省成本。如圖4。

　　2. 上拉電阻R pull-up的阻值決定了邏輯電平轉換的沿的速度。阻值越大，速度越低功耗越小。反之亦然。

　　Push-Pull輸出就是一般所說的推挽輸出，在CMOS電路里面應該較CMOS輸出更合適，因為在CMOS里面的push－pull輸出能力不可能做得雙極那么大。輸出能力看IC內部輸出極N管P管的面積。和開漏輸出相比，push－pull的高低電平由IC的電源低定，不能簡單的做邏輯操作等。push－pull是現(xiàn)在CMOS電路里面用得最多的輸出級設計方式。

　　當然open drain也不是沒有代價，這就是輸出的驅動能力很差。輸出的驅動能力很差的說法不準確，驅動能力取決于IC中的末級晶體管功率。OD只是帶來上升沿的延時，因為上升沿是通過外接上拉無源電阻對負載充電的，當電阻選擇小時延時就小、但功耗大，反之延時大功耗小。OPEN DRAIN提供了靈活的輸出方式，但也是有代價的，如果對延時有要求，建議用下降沿輸出。

　　電阻小延時小的前提條件是電阻選擇的原則應在末級晶體管功耗允許范圍內，有經(jīng)驗的設計者在使用邏輯芯片時，不會選擇1歐姆的電阻作為上拉電阻。在脈沖的上升沿電源通過上拉無源電阻對負載充電，顯然電阻越小上升時間越短，在脈沖的下降沿，除了負載通過有源晶體管放電外，電源也通過上拉電阻和導通的晶體管對地 形成通路，帶來的問題是芯片的功耗和耗電問題。電阻影響上升沿，不影響下降沿。如果使用中不關心上升沿，上拉電阻就可選擇盡可能的大點，以減少對地通路的 電流。如果對上升沿時間要求較高，電阻大小的選擇應以芯片功耗為參考。

　　推挽電路組成結構

　　如果輸出級的有兩個三極管，始終處于一個導通、一個截止的狀態(tài)，也就是兩個三級管推挽相連，這樣的電路結構稱為推拉式電路或圖騰柱（Totem-pole）輸出電路。

　　當輸出低電平時，也就是下級負載門輸入低電平時，輸出端的電流將是下級門灌入T4；當輸出高電平時，也就是下級負載門輸入高電平時，輸出端的電流將是下級門從本級電源經(jīng) T3、D1 拉出。這樣一來，輸出高低電平時，T3 一路和 T4 一路將交替工作，從而減低了功耗，提高了每個管的承受能力。又由于不論走哪一路，管子導通電阻都很小，使 RC 常數(shù)很小，轉變速度很快。

　　因此，推拉式輸出級既提高電路的負載能力，又提高開關速度。　推挽結構一般是指兩個三極管分別受兩互補信號的控制，總是在一個三極管導通的時候另一個截止。要實現(xiàn)線與需要用 OC（open collector）門電路。

　　電壓和電流

　　在圖（b）中的（1）所示的是圖（a）中功率變壓器Tr1的中心抽頭的波形，這種波形是因為電流反饋電感Lcf的存在及一個經(jīng)過全波整流后的正弦波在過零點時會降到零。因為Lcf的直流電阻可以忽略不計，所以加在上面的直流電壓幾乎為零，在Lcf輸出端的電壓幾乎等于輸人端的電壓，即Udc。同時因為一個全波整流后的正弦波的平均幅值等于Uac=Udc=（2/π）Up，則中心抽頭的電壓峰值為Up=（π/2）Udc。由于中心抽頭的電壓峰值出現(xiàn)于開關管導通時間的中點，其大小為（π/2）Udc，因此另一個晶體管處于關斷狀態(tài)時承受的電壓為πUdc。

　　假設正常的交流輸入電壓有效值為120V，并假設有±15%的偏差，所以峰值電壓為1.41×1.15×120=195V。考慮到PFC電路能產(chǎn)生很好的可以調節(jié)的直流電壓，大約比輸入交流電壓高20V左右，就有Udc=195+20=215V。這樣晶體管要保證安全工作就必須能夠承受值為πUd。的關斷電壓，也就是675V的電壓。當前有很多晶體管的額定值都可以滿足電流電壓和頻率ft的要求（如MJE18002和MJE18004，它們的Uce=1000V，ft=12MHz，β值最小為14）。即使晶體管的ft=4MHz也沒有關系，因為晶體管在關斷后反偏電壓的存在大大減小了它的存儲時間。

　　從圖中的（2）～（5）可以看出，晶體管電流在電壓的過零點處才會上升或下降，這樣可以減少開關管的開關損耗。因為通過初級的兩個繞組的正弦半波幅值相等，所以其伏秒數(shù)也是相等的，而且由于存儲時間可以忽略（見圖（b）中的（1）），也就不會產(chǎn)生磁通不平衡或瞬態(tài)同時導通的問題了。

　　每個半周期內的集電極電流如圖中的（4）和（5）所示。在電流方

　　波脈沖頂部的正弦形狀特點將在下面說明。正弦形狀中點處為電流的平均值（Icav），它可以根據(jù)燈的功率計算出來。假設兩盞燈的功率均為P1，轉換器的效率為叩，輸人電壓為Udc，則集電極電流為

　　假設兩燈管都是40W，轉換器效率η為90%，從PFC電路得到的輸人電壓Udc為205V