設計了采樣頻率為640 MHz、過采樣率為64的高頻數字抽取濾波器。該數字抽取濾波器由CIC（Cascaded Integrator Comb）濾波器（降16倍）、CIC補償濾波器（降2倍）和半帶濾波器（降2倍）組成。為了實現高頻工作，CIC濾波器采用兩級結構，第一級采用多相分解技術，使大部分結構工作在較低時鐘頻率下，極大地降低了CIC的功耗，第二級采用傳統結構。CIC補償濾波器使信號通帶平坦，半帶濾波器滿足了阻帶的衰減要求。為了驗證數字濾波器的性能，搭建了四階前饋—反饋結構ΣΔ調制器，作為數字抽取濾波器的輸入，最終在輸入信號頻率為0.5 MHz時，數字抽取濾波器輸出的信噪比為97.40 dB。

0 引言

數字抽取濾波器是ΣΔADC(ΣΔAnolog-to-Digital Converter)的重要組成部為分，旨在從高速、低分辨率的調制信號中重構出高分辨率、奈奎斯特頻率的信號。為節約硬件資源，同時滿足通帶紋波和阻帶衰減等要求，數字抽取濾波器一般采用CIC濾波器、CIC補償濾波器、半帶濾波器三級級聯方式構成[1]。本文在此結構的基礎上，對CIC濾波器部分進行優化，通過級聯結構和多相分解技術，最終有效地降低了CIC濾波器的功耗，提升了濾波器的運算速度。

為更好地驗證數字抽取濾波器的性能，本設計的輸入信號由ΣΔ調制器產生。根據640 MHz采樣頻率和64倍降采樣率，計算得到調制器最小階數為四階。經過單環、級聯結構的對比分析，最終選用四階單環前饋-反饋ΣΔ調制器。即在單環ΣΔ調制的基礎上，將第四級積分器的輸入和輸出端分別引入前饋和反饋，同時讓反饋回路作為第三級積分器的輸入[2]。在MATLAB中，使用0.5 MHz信號對該調制器進行驗證，調制器的輸出信噪比為114.7 dB。

本設計的數字抽取濾波器的目標參數為：信號帶寬5 MHz，輸入信號頻率0.5 MHz，采樣頻率640 MHz，過采樣率為64，輸出信噪比90 dB以上，通帶紋波不大于0.01 dB。

1 CIC濾波器的設計

1.1 傳統CIC濾波器

CIC抽取濾波器是一種線性相關的FIR(Finite Impulse Response，FIR)濾波器，濾波器系數均為1，結構組成只有積分器、寄存器和加法器，省去了乘法器，有效降低了硬件開銷和電路復雜度。

降采樣率為M，階數為N的CIC濾波器的z域傳輸函數為[3]：

根據傳輸函數得到圖1的濾波器結構圖，此為傳統遞歸結構。

傳統結構的CIC濾波器由兩部分組成：第一部分為積分器，第二部分為差分器。可以看到，所有積分器都工作在最高采樣頻率下，導致了傳統結構功耗的增加。

芯片版圖尺寸主要由寄存器個數及位數決定,字長大消耗硬件資源多,所以CIC濾波器的輸出數據位數增長也是需要關注的一個方面。降采樣率為M，階數為N的CIC濾波器輸出數據位數由Nlog2M+Bin決定，Bin為調制器輸入位數。

1.2 多相分解CIC濾波器

為有效降低功耗，應使濾波器工作在低采樣頻率下，即讓抽取步驟在整個CIC濾波器的最前端完成，這就需要對CIC濾波器的傳輸函數進行多相分解[4]。

下面以N=3、M=4為例，對分解步驟進行說明，由分解后的圖2可得采樣頻率降低為fs/4。

該結構中的系數相乘可以通過移位相加實現，因此只需要延時器（寄存器）和加法器，消耗資源少。通過多相分解，在一開始就進行降采樣，使后級都工作在較低的時鐘頻率下，有效降低了功耗。