2.3 ORing 電路設計

　　ORing 電路是通過兩片TPS2419 來實現的，TPS2419 是適用于N+1 供電系統的ORing 電路控制器，其精確的電壓檢測和可編程的關斷門限可以充分保證系統供電的靈活性和可靠性。其中A、C 引腳為電壓檢測輸入引腳，分別連接N-MOSFET 的源極和漏極，當母線電壓VC 低于供電電壓VA，并且滿足V（A-C）》65mV 時，TPS2419 會迅速打開外部的N-MOSFET 管。當母線電壓VC接近或者大于VA 供電電壓時，TPS2419 會迅速關斷外部的N-MOSFET，切斷母線電壓 VC 與供電電壓VA 的通路。TPS2419 的關斷門檻電壓差V（A-C）可以由RSET 引腳電阻設置，默認典型值為3mV（RSET 懸空）。

　　下面在備電突然插入或者拔出的情況下，針對不同的條件對TPS2419ORing 電路的工作原理進行分析，圖3 是備電插入、拔出系統供電流程圖。

　　圖3 備電插入、拔出系統供電流程圖

　　1） 當主電池給系統供電時，插入備電，如果備電電壓滿足VBAT2_SYS-VSYS》65mV， 那么備電的TPS2419 會打開外部的MOSFET，備電給系統供電，VSYS=VBAT2_SYS-Vdrop2，其中Vdrop2 是MOSFET 上的導通壓降。對于主電的通路來說，如果此時VBAT1_SYS-VSYS 滿足關斷條件，那么主電池通路的MOSFET 會關斷，由備電給系統供電，關斷過程中VSYS 電壓保持穩定，能夠保證系統供電的可靠性。如果VBAT1_SYS-VSYS 不滿足關斷條件，那么主電的通路的MOSFET 仍然導通，此時主電備電的同時給系統供電。

　　2） 當主電池給系統供電時，拔出備電，因為此時備電通路MOSFET 沒有打開，拔出備電對VSYS 沒有任何影響，VSYS 仍然由主電來提供。

　　3） 當備電給系統供電時，拔出備電。在拔出備電的過程中VSYS 電壓會有下降的趨勢，當VSYS 電壓跌落到主電通路VBAT1_SYS-VSYS》65mV 的導通門檻時，主電回路的TPS2419會迅速打開MOSFET，VSYS 電流由主電池來提供，由于TPS2419 能夠迅速打開，因此在整個切換過程中能夠保證VSYS 供電的可靠性。

　　綜合以上幾種條件下分析，表明本文中TPS2419 設計實現的ORing 電路在備電突然插入或者拔出的情況下，能夠完全保證系統供電的可靠性。

　　下面先來分析討論一下主電通路TPS2419 電路的設計，如圖3 所示。

　　圖4 主電池通路ORing 電路設計

　　TPS2419 的A、C 引腳電壓檢測輸入引腳，用來檢測外部MOSFET 上的壓降，分別連接MOSFET 的源極和漏極，分別連接470nF 的去耦電容。對于MOSFET 的選擇要考慮電壓等級、Rdson、尺寸、驅動電壓等級以及成本等因素。本設計中采用CSD16412Q5A 型N-MOSFET，其VDS 電壓等級為25V，RDS（on） 只有13mΩ 。為了最大程度減小對TPS2419 內部電源的干擾，BYP 引腳需要連接一個2.2nF 的去耦電容。GATE 引腳提供外部MOSFET 的柵極驅動信號，其強健的驅動能力可以使得TPS2419 在100-200ns 的時間里迅速的關斷外部MOSFET，為了防止過快的電流變化對電路的影響，需要GATE 引腳與MOSFET 的柵極之間串聯一個10 Ω ~200 Ω的電阻，本設計中選取30 Ω 電阻R13。RSET 引腳是用力設置MOSFET 的關斷門檻，如下式：

　　 （2）

　　負的關斷門檻可以防止由于總線上噪聲引起的誤關斷動作，但也會造成大的反向電流；正的關斷門檻可以防止或減小反向電流，但是對噪聲的敏感度高， 易在輕載時不斷關斷、重起。由于本設計是針對電池的應用，輸入電源噪聲很小，另外負載電流不太大，為了盡量防止反向電流引起的電池之間互充，可以設置關斷門檻為0mV，因此取。

　　EN 引腳為TPS2419 的使能控制，為了最大限度的減小系統待機時候的靜態電流，當系統處于待機條件下OREN1 信號拉低，TPS2419 處于不使能狀態，靜態電流可以維持在最小，此時系統的供電經過肖特基二極管D2 來提供。

　　圖4 是備電通路TPS2419 電路的設計

　　圖5 備電池通路ORing 電路設計

　　備電池通路與主電池通路TPS2419 電路設計基本相同，只是MOSFET 管的設計稍有區別。對于相同部分的電流這里不再贅述，只對MOSFET 部分進行分析討論。如果在應用中需要關斷備電池的放電，如果選用單MOSFET 的設計，當OREN2 設置TPS2419 處于不使能狀態時，如果備電池電壓高于VSYS 時，電流就會從外部MOSFET 的體二極管流向VSYS，從而不能斷開備電的放電，因此這里需要采用對管的結構，這樣就可以完全切斷備電放電的通路。

　　2.4 實驗結果分析

　　測試電路在靜態負載以及動態負載不同負載條件下，系統供電電壓VSYS 的穩定性以及VBAT1_SYS 與VBAT2_SYS 之間是否相互影響：

　　1） 備電不在位，主電提供系統電壓VSYS，VBAT1_SYS》VBAT2_SYS 條件下插入備電。過程中不存在主電、備電切換供電過程，測試VSYS 電壓的穩定性以及備電對主電通路的影響；

　　2） 備電不在位，主電提供系統電壓VSYS，VBAT1_SYS《VBAT2_SYS 條件下插入備電。過程中系統供電由VBAT1_SYS 切換為VBAT2_SYS，測試在切換過程中VSYS 電壓的穩定性以及備電對主電通路的影響；

　　3） 備電在位，主電提供系統電壓VSYS，VBAT1_SYS》VBAT2_SYS，拔出備電。過程中不存在主電、備電切換供電過程，測試VSYS 的穩定性以及備電對主電通路的影響；

　　4） 備電在位，備電提供系統電壓VSYS，VBAT1_SYS《VBAT2_SYS，拔出備電。過程中系統供電由VBAT2_SYS 切換為VBAT1_SYS，測試VSYS 的穩定性以及備電對主電通路的影響；