處理交流信號(hào)時(shí)，digiPOT的性能受帶寬和失真的限制。受寄生器件影響，帶寬是指在小于3 dB衰減時(shí)能夠通過digiPOT的最大頻率。總諧波失真 (THD)(此處定義為后四個(gè)諧波的rms之和與輸出基波值的比值)是信號(hào)通過器件時(shí)衰減的量度。這些規(guī)格涉及的性能限制由內(nèi)部digiPOT架構(gòu)決定。通過分析，我們可以更好地全面了解這些規(guī)格，減少其負(fù)面

　　內(nèi)部架構(gòu)已從傳統(tǒng)的串聯(lián)電阻陣列(如圖6a所示)發(fā)展至分段式架構(gòu)(如圖6b所示)。主要的改進(jìn)是減少了所需內(nèi)部開關(guān)的數(shù)量。第一種情況采用串行拓?fù)浣Y(jié)構(gòu)，開關(guān)數(shù)量為N = 2n是分辨率的位數(shù)。 n = 10, 時(shí)，需要1024個(gè)開關(guān)

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　　圖6. a)傳統(tǒng)架構(gòu)，b)分段式架構(gòu)

　　專有(專利)分段式架構(gòu)采用級(jí)聯(lián)連接，可以最大限度地減少開關(guān)總數(shù)。圖6b的例子顯示的是兩段式架構(gòu)，由兩種類型的模塊組成，即左側(cè)的MSB和右側(cè)的LSB。

　　左側(cè)上下模塊是一串用于粗調(diào)位數(shù)的開關(guān)(MSB段)。右側(cè)模塊是一串用于精調(diào)位數(shù)的開關(guān)(LSB段)。MSB開關(guān)粗調(diào)后接近RA/RB比。LSB串的總電阻等于MSB串中的單個(gè)阻性元件，LSB開關(guān)可對(duì)主開關(guān)串上的任一點(diǎn)進(jìn)行比率精調(diào)。A和B MSB開關(guān)為互補(bǔ)碼。

　　分段式架構(gòu)的開關(guān)數(shù)量為:

　　N = 2m + 1 + 2n – m,

　　其中n是總位數(shù)，m是MSB字的分辨率位數(shù)。例如n = 10 and m = 5, 則需要96個(gè)開關(guān)。

　　分段式方案需要的開關(guān)數(shù)少于傳統(tǒng)開關(guān)串:

　　兩者相差的開關(guān)數(shù) = 2n – (2m + 1 + 2n – m)

　　在該例中，節(jié)省的數(shù)量為

　　1024 – 96 = 928!

　　兩種架構(gòu)都必須選擇不同電阻值的開關(guān)，充分考慮到模擬開關(guān)中的交流誤差源。這些CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)開關(guān)由并行P溝道和N溝道MOSFET構(gòu)成。這種基本雙向開關(guān)可以保持相當(dāng)恒定的電阻(RON) 信號(hào)可達(dá)完整的供電軌.

　　帶寬

　　圖7顯示的是影響CMOS開關(guān)交流性能的寄生器件.

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　　圖7.CMOS開關(guān)模式.

　　CDS = 漏極-源級(jí)電容; CD = 漏極-柵級(jí) + 漏極-體電容; CS = 源級(jí)-柵級(jí) + 源級(jí)-體電容.

　　傳遞關(guān)系如以下公式定義，其中包含的假設(shè)為:

　　源阻抗為 0

　　無(wú)外部負(fù)載影響

　　無(wú)來(lái)自CDS的影響

　　RLSB << RMSB

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　　其中:

　　RDAC是設(shè)定電阻

　　RPOT是端對(duì)端電阻

　　CDLSB是LSB段的總漏極-柵級(jí) + 漏極-體電容

　　CSLSB是LSB段的總源級(jí)-柵級(jí) + 源級(jí)-體電容

　　CDMSB是MSB開關(guān)的漏極-柵級(jí) + 漏極-體電容

　　CSMSB是MSB開關(guān)的源級(jí)-柵級(jí) + 源級(jí)-體電容

　　moff是信號(hào)MSB路徑的斷開開關(guān)數(shù)量

　　mon是信號(hào)MSB路徑的接通開關(guān)數(shù)量

　　傳遞公式受各種因素影響，與代碼存在一定關(guān)聯(lián)，因此我們采用以下額外假設(shè)來(lái)簡(jiǎn)化公式

　　CDMSB + CSMSB = CDSMSB

　　CDLSB + CSLSB >> CDSMSB

　　(CDLSB + CSLSB) = CW (詳見數(shù)據(jù)手冊(cè))

　　The CDS對(duì)傳遞公式?jīng)]有影響，但由于其出現(xiàn)的頻率通常比極點(diǎn)高的多RC 低通濾波器是主要的響應(yīng)。理想的近似簡(jiǎn)化公式為：

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　　帶寬(BW)定義為:

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　　其中CL是負(fù)載電容.

　　The BW與代碼有關(guān)，最差的情況是代碼在半量程時(shí)，AD5292的數(shù)字值為29= 512，AD5291的數(shù)字值為27 = 128 (見目錄). 圖8顯示的是低通濾波效應(yīng)，它受代碼影響，在不同標(biāo)稱電阻與負(fù)載電容值時(shí)會(huì)發(fā)生變化.

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　　圖8.各種電阻值的最大帶寬與負(fù)載電容

　　PC板的寄生走線電容也應(yīng)加以考慮，否則最大帶寬會(huì)低于預(yù)期值，走線電容可以采用以下公式簡(jiǎn)單計(jì)算：

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　　其中

　　εR是板材的介電常數(shù)

　　A是走線區(qū)域(cm2)

　　d是層間距(cm)

　　如，假設(shè)FR4板材有兩個(gè)信號(hào)層和電源/接地層, εR = 4, 走線長(zhǎng)度 = 3 cm寬度 = 1.2 mm, 層間距 = 0.3 mm; t則總走線電容約為 4 pF.

　　失真

　　THD用于量化器件作為衰減器的非線性。該非線性由內(nèi)部開關(guān)及其隨電壓變化的導(dǎo)通電阻 RON而產(chǎn)生。圖9所示為放大的幅度失真示例.

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　　圖9.失真

　　與單個(gè)內(nèi)部無(wú)源電阻相比，開關(guān)的RON很小，其在信號(hào)范圍內(nèi)的變化則更小。圖10顯示的是典型的導(dǎo)通電阻特性。

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　　圖10.CMOS電阻

　　電阻曲線取決于電源電壓軌，電源電壓最大時(shí)，內(nèi)部開關(guān)的RON 變化最小。電源電壓降低時(shí)，RON 變化和非線性都會(huì)隨之增加。圖11對(duì)比了低壓digiPOT在兩種供電電平下的 RON

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