? 基本單元是最基礎(chǔ)的存儲器器件，并在特定的情況下發(fā)揮著重要的作用。但是，如果在一個基本單元上再加上兩個邏輯門，那么就可以構(gòu)造出更有用的存儲器器件，該器件就稱為D鎖存器。

　　D鎖存器使用基本單元作為存儲部件，但它只允許在時序控制信號有效時才能改變（或編程）存儲器存儲的邏輯值。因此，D鎖存器有兩個輸入時序控制信號和數(shù)據(jù)輸入。

　　時序控制信號，通常也稱為“門信號”，或“時鐘”，或是“鎖存使能”，主要用于同步新數(shù)據(jù)何時可以寫入存儲器，何時不能寫入。如下圖左圖所示，可以看出當門信號無效時，S和R信號為1且輸出Q由存儲在基本單元反饋回路的值決定（所以Q就是存儲的邏輯值）。再看右圖，可以看出當門信號有效時，D（數(shù)據(jù)）輸入將S和R驅(qū)動到各自相反的電平，從而在基本單元中強制了一個置位或復(fù)位操作。通過組合時序信號和數(shù)據(jù)輸入信號來強制基本單元的置位或復(fù)位操作，我們就構(gòu)造出了一個非常有用的存儲器器件。D鎖存器已經(jīng)廣泛使用在所有類型的現(xiàn)代數(shù)字電路中了。

　　如下圖所示為D鎖存器時序方框圖。注意，當門信號有效時，輸出Q只是簡單的“跟隨”輸入。但是當門信號無效時，輸出“記住”了門信號下降沿時的D值。

　　d鎖存器時序方框圖

　　1、 在G有效前，Q未定義；Q有效時，Q得到D的值

　　2、 G無效而D有效，Q不改變

　　3、 D和G都有效；Q得到D的值

　　4、 G下降沿；Q存儲了D值

　　5、 D下降沿，而G無效，Q值不改變

　　6、 G有效，Q得到D值

　　7、 G有效時，Q跟隨D值

　　左右可用的存儲器器件都至少有兩個輸入-一個是需要存儲的數(shù)據(jù)輸入，還有一個是時序控制輸入以定義數(shù)據(jù)信號存儲的確切時間。如圖所示，存儲器器件的當前輸出稱為“當前狀態(tài)”，而輸入稱為“下一狀態(tài)”。這是因為輸入定義了下一個時序控制信號有效時的存儲值。在D鎖存器中，只要時序控制信號有效，那么當前狀態(tài)和下一狀態(tài)是完全相同的。而D觸發(fā)器在本質(zhì)上修改了D鎖存器這一功能：即下一狀態(tài)（D輸入）只能在時序信號的沿（信號轉(zhuǎn)換時）上才能被寫入到存儲器中。

　　D觸發(fā)器（DFF）是最基本的存儲器件。DFF一般有三個輸入：定義下一狀態(tài)的數(shù)據(jù)輸入；告訴觸發(fā)器何時存儲輸入數(shù)據(jù)的時序控制輸入；以及產(chǎn)生存儲器復(fù)位到0而不考慮其它兩個輸入的復(fù)位輸入。DFF中的“D”來自data input；因此，觸發(fā)器也可稱為數(shù)據(jù)觸發(fā)器。時序控制輸入，稱為“時鐘”，用于同步新數(shù)據(jù)何時可以寫入存儲器，而何時又不可以寫入。時鐘信號一般是一個方波并以某一頻率規(guī)則的重復(fù)。當有一個有效時鐘沿時，DFF記錄（寄存）下新數(shù)據(jù)-有效沿既可以是上升沿，也可以是下降沿。上升沿觸發(fā)（RET）的DFF符號使用一個小三角來表示該觸發(fā)器是邊沿觸發(fā)的；下降沿觸發(fā)（FET）的DFF符號也用一個小三角表示，但要在表示觸發(fā)器方框的外面，小三角的旁邊加一個小圓圈（就像是其它那些低有效輸入的符號）。如下圖所示的時序圖表明了RET DFF的行為特性。注意，輸出Q只在時鐘有效邊沿上改變，且復(fù)位信號可以強制輸出為0，而與其它兩個輸入信號無關(guān)。

　　由于存在基本單元，D觸發(fā)器和D鎖存器在其輸入同時改變時，都有可能進入亞穩(wěn)定態(tài)。在D鎖存器中，當控制信號無效時，數(shù)據(jù)必須是穩(wěn)定的。在D觸發(fā)器中，當時鐘沿出現(xiàn)時，該沿之前或之后很短時間內(nèi)，數(shù)據(jù)輸入必須是穩(wěn)定的。如果在時鐘沿上輸入數(shù)據(jù)不穩(wěn)定，那么一個亞穩(wěn)定態(tài)就有可能隨著時鐘節(jié)拍進入了存儲器單元中。如果這種情況發(fā)生，存儲器單元可能不能夠立即解決問題并進入到低電平或高電平上，那么就有可能振蕩一段時間。因此，當使用沿觸發(fā)器設(shè)計電路時，一定要保證在時鐘沿到來之前和之后一段時間內(nèi)，輸入數(shù)據(jù)是穩(wěn)定的（即我們知道的建立時間和保持時間）。建立時間和保持時間在幾十皮秒（單片集成IC設(shè)計中）到幾納秒（分立邏輯芯片設(shè)計中）之間不等。

　　基本D觸發(fā)器的原理圖如右圖所示。在不同的參考中各原理圖都會稍有不同，但只要是DFF，那么其行為特性就一定相同。

　　d鎖存器邏輯圖

　　8位鎖存器74LS373的邏輯圖見圖所示。其中使能端G加入CP信號，D為數(shù)據(jù)信號。輸出控制信號為0時，鎖存器的數(shù)據(jù)通過三態(tài)門進行輸出。