數字電路中，數字電平從低電平（數字“0”）變為高電平（數字“1”）的那一瞬間叫作上升沿。上升沿觸發是當信號有上升沿時的開關動作，當電位由低變高而觸發輸出變化的就叫上升沿觸發。也就是當測到的信號電位是從低到高也就是上升時就觸發，叫做上升沿觸發。

在Verilog HDL等硬件描述語言中，最常用的兩種事件分為電平觸發和邊沿觸發，其中邊沿觸發即包括上升沿觸發、下降沿觸發。上升沿觸發的寫法是在符號“@“之后加上”posedge 信號名”，其中“posedge”表示信號的上升沿。

上升沿觸發的D觸發器

也叫正邊沿觸發，由六個與非門組成，能實現邊沿觸發的主要原因是有二條反饋線。

根據電路圖作如下分析：

1）CP=0時，由于G3、G4門封鎖，觸發器狀態不可能改變。

2）在CP=1期間、CP上升沿及CP下降沿時用表加以說明。

可見，觸發器在CP脈沖作用后的次態與D信號相同，即：

。在CP=1期間，有維持和阻塞作用，使觸發器接收信號和狀態翻轉穩定可靠。

上升沿觸發的D觸發器邏輯符號，請注意它與電平觸發器的區別。

⑴ 輸入信號建立時間tset。它表示D信號應比CP早到的時間，從圖可見，該時間為：

。

⑵ 輸入信號保持時間th。它表示CP上升沿到達后，D信號應保留的時間。由圖可見，該時間為：

。

⑶ 觸發器翻轉時間tpLH或tpHL。從CP脈沖上升沿到達到Q端由低電平變為高電平之間時間：

，Q由高到低時間：

。

⑷ CP脈沖的高低電平時間tCPL，tCPH，

。

為此，CP脈沖的最高工作頻率為：

。