1 判決反饋均衡解碼器的結構

許多數字通信系統中都使用了網格編碼和脈沖幅度調制，1000BASE-T中使用4維8狀態網格編碼及5電平調制，每對雙絞線上有5種符號{-2，-1，0，1，2}，分為A={-1，1}，B={-2，0，2}兩組。4對雙絞線組合的16種結果分為圖1（a）所示的8個子集，屬于相同子集的不同符號間的歐氏距離為4。圖1（b）為其網格編碼［1］圖，每個狀態均有4條進出路徑，偶狀態ρ0、ρ2、ρ4、ρ6出發路徑對應的輸出判決符號取自偶子集S0、S2、S4、S6；奇狀態ρ1、ρ3、ρ5、ρ7出發路徑輸出判決符號取自奇子集S1、S3、S5、S7，相同起止點的編碼路徑間最小距離為4，即網格編碼在理想條件下可以獲取6 dB編碼增益。

由于噪聲和串擾的存在，譯碼使用了基于最大似然估計（MLSE）的維特比算法，該算法的復雜度隨著信道數和譯碼深度呈指數增長，因此，硬件復雜度是算法設計重點。一種是串聯式均衡解碼器結構，即將4個DFE（判決反饋均衡器）與一個維特比譯碼器串聯，其中，4路DFE用于消除后饋干擾，維特比譯碼器則用于進行網格譯碼，兩部分組成串聯式結構。

串聯分離式結構［2］電路簡單、硬件開銷小、可流水線操作且速度快。但其中DFE輸入直接來自硬判決，當存在誤判時，會引起錯誤傳遞［3］，導致誤碼率升高。抑制誤差傳遞的一種方法是使用并聯式結構，DFE與Viterbi譯碼器形成環路，后饋干擾補償嵌入Viterbi譯碼器中，DFU輸入不采用硬判決而采用各狀態幸存信號，這種結構能取得很好的誤碼率性能。

并聯式結構針對8狀態都進行了DFU計算，需8倍的DFU單元數、8倍的1D-BMU單元數以及4倍的4D-BMU的單元數，大大增加了硬件開銷。并且由于n時刻的碼間干擾計算需要此前的多級判決值，因此，后饋碼間干擾的補償、一維及4維分支度量計算、加比選單元以及幸存信號的選擇形成了一個關鍵回路，路徑延遲大，系統工作速率低。

串聯式結構硬件簡單且能達到較高的速度，而并聯式結構擁有較好的誤碼率性能，可以綜合這兩種結構設計一種折衷的混合型結構。

來源：21ic