（文章來源：與非網）

在當今競爭激烈的形勢下，使富含嵌入式軟件的復雜電子設備更快面市，但是同時確保其更便宜更可靠，是一種相當冒險的做法。未經徹底測試的硬件設計不可避免地導致返工，增加設計成本并延長布局流程的網表交付時間，并最終延遲上市時間目標，對收益源造成破壞性影響。推遲嵌入式軟件的測試也潛藏有錯過上市機遇的可能，會帶來更嚴重的后果。

正因為如此，項目周期的驗證部分極大地占用計劃時間變成了很常見的事情。其中的根本原因，在于跟蹤和消除錯誤極為不易，尤其是在片上系統 (SoC) 的軟件內容以每年約 200% 的速度增長的情況下。與此相反，設計的硬件部分僅增長約 50%。

雖然虛擬原型和現場可編程門陣列 (FPGA) 原型在早期嵌入式軟件測試上已受到關注，但對于軟件和硬件的集成并無助益。前者缺乏追蹤硬件錯誤所需的硬件精確性，而對于盡快消除錯誤所需的硬件調試，后者能力有限。

因此，開發團隊和項目經理已轉而采用硬件仿真作為其驗證策略的基礎。硬件仿真是一種多功能驗證工具，有許多相關優勢，包括軟硬件協同驗證或測試硬件和軟件集成的功能。它已受到軟件開發者的注意，因為這是能夠確保嵌入式系統軟件通過底層硬件正常工作的唯一驗證工具。

對于致力于調試復雜 SoC 設計的硬件工程師來說，這也是值得注意的，因為工程師可以憑借該方法追蹤硬件內的軟件錯誤或軟件行為中的硬件錯誤。硬件仿真的其他優勢包括快速匯編功能、軟件驗證、全面的設計調試和可擴展性，可滿足包括數十億應用程序特定集成電路?(ASIC) 門的設計。此外，它能夠以驗證嵌入式軟件和執行系統驗證必需的高速率來處理數十億驗證周期（圖 1）。

過去，硬件調試和測試是項目周期驗證部分的唯一工作，此作業由硬件描述語言 (HDL) 測試平臺驅動的邏輯軟件仿真進行管理。傳統的大箱式硬件仿真只用于最大型的設計。很多開發團隊已采用正式驗證對軟件仿真進行補充，以增加基礎覆蓋范圍并確保不遺漏特殊用例。但是，只有硬件仿真可以在比較可行的時間內完成 SoC 設計的全部驗證任務，并緩解與基于事件的軟件仿真相關的運行問題。

（責任編輯：fqj）