近年來，隨著大規(guī)模集成電路制造工藝發(fā)展速度減緩，相對于線性提升的芯片規(guī)模，芯片的制造成本呈現指數級上升，下圖可以很清晰地看到兩種趨勢變化。
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圖1 芯片晶體管規(guī)模與制造成本提升趨勢
（數據來源：美國DARPA）
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這些數字表明，我們正在為越來越復雜的芯片付出得越來越多。但是從1990年代到2000年代的經驗好像并不是這樣：每一代電腦手機價格漲得并不多，但是性能總是有大幅增長，甚至性價比都是在提高的，更好的電子產品甚至越來越便宜。為什么現在我們的感覺變化了？
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這里有兩方面的原因：第一，過去很長時間里消費電子的用戶數量在指數級增長，這樣的增長攤薄了指數級增長的成本；第二個原因就是摩爾定律，隨著工藝改進，芯片上的晶體管數量每隔一段時間就會“無成本”翻倍，從而帶來性能的飛速增長，所以我們感覺芯片的性價比總是在提高。摩爾定律會永遠持續(xù)嗎？最近這10年里，我們反復聽到這個說法：摩爾定律已經結束。
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關于摩爾定律的發(fā)展歷史，從下圖可以看得比較清楚，縱坐標是處理器性能，橫坐標是不同的工藝和架構發(fā)展階段。
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從70年代中期開始，基于CISC復雜指令集的處理器，經歷了10年的快速發(fā)展，每3.5年性能就翻一倍。然后精簡指令集RISC由于它流水線比較好設計，容易利用工藝的發(fā)展，所以能繼續(xù)推動性能的快速發(fā)展，差不多1年半就提高一倍，當然這個時期也出現了制造工藝大發(fā)展，所以芯片性能提高比較快。
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到2005年左右有一個重要的規(guī)律Dennard Scaling，或者叫MOSFET scaling差不多發(fā)展到頭了，它的含義就是說工藝發(fā)展了，晶體管變小驅動電壓就會變小，會自然帶來芯片功耗的降低，所以你只管增加芯片復雜度，下一代工藝出來了自然會幫你把功耗壓住。但是到這個階段不行了，漏電壓不住了，單位功耗無法再降，那么單核頻率就沒辦法再提高了，那怎么辦呢？我們都知道答案，就是轉向多核處理器，多核又帶來一個高速發(fā)展期，還是三五年就能提高一倍的性能。
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但是，多核也存在一些問題，無論是手機上還是高性能計算上，都不是有多少核就總是能用多少核的，Amdahl定律就是描述這個規(guī)律，即算法里面的串行部分總會卡住最高的性能。同時，并行化也有額外開銷，即使像圖像深度學習這么極端的并行數據算法，也存在一些偏向串行化或者全局的算子會變成性能瓶頸。所以我們看到過去10年里面，處理器的實際應用性能提高遠沒有前30年那么快了。
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總結來說，過去的四十年里面，不斷發(fā)展的工藝和架構設計共同推動著摩爾定律持續(xù)前進，即使是今天也還有3nm、2nm、1nm先進工藝在地平線上遙遙可及。但是現實趨勢來看，更高工藝、更多核、更大的芯片面積已經不能帶來過去那種成本、性能、功耗的全面優(yōu)勢，摩爾定律確實是在進入一個發(fā)展平臺期，也意味著我們進入了“后摩爾時代”。
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如今，摩爾定律已經到了一個部分失效的階段，即晶體管密度雖然還在繼續(xù)增加，但功耗密度和性能密度已經很難進一步提高，也就是沒有那種隨著工藝改進自動發(fā)生的進步了。后摩爾時代，我們也觀察到幾個趨勢正在給驗證EDA帶來更高的要求：
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01
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新興應用領域飛速發(fā)展，需求急劇分化
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02
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從更多維度構造自主芯片，滿足應用領域需求
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03
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壓力巨大的應用創(chuàng)新周期
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? 新興應用領域飛速發(fā)展，需求急劇分化?


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過去幾十年里，通用電子設備如個人電腦、手機、汽車、云計算等新興應用領域正快速推動著芯片和EDA產業(yè)的發(fā)展。曾經圍繞這些設備里芯片的一個關鍵詞是“快”，更快的芯片就是更好的芯片，因為功耗、成本和物理限制都不是問題，那是一個美好的年代。
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但是，后摩爾時代沒有那么容易設計出“更快”的芯片了，或者說更快的芯片一定更貴了，是不是芯片不會再變化了呢？答案是否定的，未來芯片的變化反而會更大，不同的指令集、內存類型、內存大小、外部接口、專用指令或加速器、軟硬件分工模式、封裝模式等等，都沒有絕對的好壞，甚至一味追求更高工藝都不一定正確了，因為單顆芯片繼續(xù)簡單增加功能或者提高工藝，必然帶來成本的增加，對用戶不一定是好事。
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這種情況下，設計就不一定是做加法了，很多時候我們可能還要做減法。任何改變都是取舍權衡，那么權衡由什么來決定呢？由應用系統的需求決定。未來，如何發(fā)揮一顆芯片的設計，也需要應用系統和軟件做相應的變化。過去那種軟件不需要太多變化，隔幾年用同樣的錢換新一代的芯片就能看到系統性能提升，這樣的經驗已經不再適用了。
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所以，后摩爾時代的芯片創(chuàng)新空間是變大了，而不是變小了。但是設計的約束和目的變了，從設計更快的芯片轉變?yōu)樵O計更符合系統應用創(chuàng)新需求的芯片。我們也確實看到了業(yè)界在發(fā)生這樣的變化：蘋果、特斯拉、華為、谷歌、阿里巴巴等手機、汽車、服務器、AI、云服務等高科技系統公司，都在從“采購和使用通用芯片”，轉向“定制自己的芯片”，在內部不斷加強芯片團隊方面的投資，通過SoC芯片和ASIC芯片的創(chuàng)新來實現系統創(chuàng)新。同時，新興高科技的發(fā)展也反過來促進芯片設計和EDA的發(fā)展，比如人工智能、機器學習、云計算等技術對芯片設計和 EDA工具本身的影響也越來越大。
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對于國內公司來說，在高工藝發(fā)展受限的大背景下，就更沒有必要完全把注意力放在先進工藝上，應該看到即使是在14nm、16nm、28nm甚至更低工藝上，國內很多芯片產品整體來看還是跟國際巨頭有差距，這種差距恰恰是架構、軟件、編譯器以及應用需求匹配等因素造成的。后摩爾時代的芯片創(chuàng)新，會有更多不同的維度。
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后摩爾時代的第二個趨勢是，芯片設計約束變得更多維。過去在工藝發(fā)展驅動下，一般都以圍繞著工藝的PPA（性能、功耗、面積）指標作為核心維度實現芯片設計，其中面積也約等于芯片成本。但是發(fā)展到后摩爾時代，PPA三者之間的矛盾互斥已經大到很難平衡，而成本也不再簡單取決于芯片面積，因此我們可以觀察到芯片設計的約束維度已經開始發(fā)生明顯的變化，其中包括：
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軟 件
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越來越定制化的芯片，必然也越來越依賴針對性的軟件去利用這些創(chuàng)新的芯片功能。蘋果手機在自主設計芯片之前，曾經長期CPU工藝落后于高通，但是基于iOS軟件系統的蘋果手機流暢程度、用戶體驗都優(yōu)于大部分競爭對手。這個例子充分說明了系統級軟硬件集成優(yōu)化的重要性，而單個芯片的PPA指標并不必然能給整個應用系統帶來提升。
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而軟件的優(yōu)化，不能等到芯片開發(fā)生產完成再做，必需要從項目規(guī)劃階段就能根據應用需求做好軟硬件劃分，并把“特定軟件”和“特定芯片”結合到一起，去實際評估最終能否達到性能需求。這樣就出現了“先有雞還是先有蛋”的問題，因此新一代EDA工具需要對軟件提前定制和優(yōu)化需求進行支持。
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架 構
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過去，處理器指令集以從CISC發(fā)展來的x86指令集為典型代表，在發(fā)展過程中不斷增加新的指令，越來越龐大。但RISC-V為代表的新型ISA和架構反其道而行之，從一個非常簡單的指令集出發(fā)，只為特定應用增加特定指令和加速器。基于這種思路，誕生了大量的DSA（領域特定）芯片，在AI監(jiān)控、自動駕駛、IoT等領域取得了比通用處理器更好的效果。另一個更激進的架構演進方向代表是存內計算，讓存儲和計算能夠在同一個器件內完成，這打破了馮諾依曼架構的固定模式，在很多機器學習應用上都能帶來與工藝發(fā)展無關的效率提升。
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同時，在多核、多計算單元、多芯粒（die）并行的復雜芯片中，SoC體系結構的優(yōu)化也還存在很大的空間。舉例來說，我們可以在某些ARM架構服務器芯片，或者在某國產x86 CPU芯片上，都觀察到單核頻率和特定計算性能高于同檔次Intel Xeon處理器的情況，這說明單純從處理器核的設計和生產工藝上，后來者們都已經達到一定的水準。但是在運行多核、多socket的數據庫等復雜系統軟件時，性能還是有一定差距，這也反向證明了在一個復雜的多核、多芯片、多級存儲體系里，架構優(yōu)化的重要性。
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封 裝
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隨著多芯粒（die）封裝從2D逐漸過渡到3D，高帶寬高密度互連的Chiplet封裝成了最近很火的一個技術方向。它把不同工藝的模塊化芯片，像拼接樂高積木一樣用封裝技術整合在一起，實現更高的性能。Chiplet可以更容易地賦能系統公司自定義創(chuàng)新芯片，也可以幫助中小型的芯片公司和團隊降低創(chuàng)新門檻，把資源投入在核心創(chuàng)新點上。比如國產GPU公司壁仞科技最近發(fā)布的7nm GPU產品，通過CoWoS Chiplet技術集成了計算芯粒和高帶寬HBM2內存芯粒，實現了媲美競爭對手4nm高端GPU的同等算力，并且在不同產品線之間共享計算芯粒，有效降低了成本和提高了良率。
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但是Chiplet包含了很多EDA相關的新技術，比如說跟制造相關的包括封裝里面功耗分析、散熱分析等，Chiplet芯片的設計驗證也對傳統EDA提出了新的要求。特別是在驗證技術和工具方面，實際上已經成為Chiplet發(fā)展的瓶頸。因為Chiplet目前還以單一公司完成全系統為主，但未來多廠商合作的新型Chiplet模式會把傳統SoC流程打破，這就要求在IP建模、互連架構分析、系統功能驗證、功耗驗證等方面提出新的模式，而不僅僅是解決了制造問題就能實現全新的Chiplet產業(yè)結構。
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多模塊
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從應用系統出發(fā)的新趨勢，也決定了單顆芯片無法達成系統設計目的，因此芯片的定義、設計和驗證也必須考慮多顆芯片之間的協同。比如Nvidia公司的NVLink GPU片間通信接口協議，給GPU處理器增加了高性能數據交換接口，繞過了原來的PCIe瓶頸，有效提高了多GPU協同訓練大型AI模型的效率。目前復雜處理器的規(guī)模在幾億到上百億等效邏輯門，但未來一個電子應用系統的總邏輯門數量會在幾千億、幾萬億，這不可能用單顆芯片或單顆封裝去完成，必須充分考慮幾十到幾百顆芯片的擴展，并有效處理子系統之間的連接和分工。
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這種通過異構、多芯粒、多模塊系統集成的方式，也體現了從系統設計角度出發(fā)去定義和設計芯片的理念。半導體設計產業(yè)開始不僅是通過工藝的提升，而是更多考慮系統、架構、軟硬件協同等，從系統應用來導向、從應用來導向去驅動芯片設計，讓用戶得到更好的體驗。
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再來說項目周期，自定義芯片驅動的系統創(chuàng)新周期是從應用需求創(chuàng)新開始，對系統和芯片提出新的需求，因此推導出需要一顆或多顆在功能、功耗、性能上權衡的芯片，然后開始芯片的設計和生產，芯片被制造出來之后投入使用，與軟件一起形成新的系統。但是這個周期當中的芯片設計驗證環(huán)節(jié)，對系統公司來說是一個全新的領域，不管是外包還是自研，在當前的EDA工具和方法學流程中，都存在1-2年的創(chuàng)新間隔。
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由于系統級軟硬件和傳統芯片設計思路之間的隔閡，這樣的創(chuàng)新性項目周期，往往從一開始就會耗費比預計更長的時間，從系統的功能性能指標到具體的芯片定義是一個非常復雜的過程，需要跨領域的架構工程師團隊緊密合作，基于多種工具平臺分解需求和向下映射。
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鑒于系統級應用的復雜性和技術挑戰(zhàn)，這些步驟往往需要比預期中更多的時間，這會迫使項目通過驗證和測試等下游步驟去彌補損失的時間，進一步壓縮本就很緊張的時間表。但是復雜SoC芯片和高級工藝的超高成本，又決定了芯片的驗證要求很高，需要保證功能和性能驗證的覆蓋率，于是我們往往會看到芯片設計項目在仿真、調試、原型驗證等環(huán)節(jié)碰到資源、人員、驗證平臺實現等各種瓶頸，引入更多的時間延誤。即使芯片成功流片，進入生產階段，系統級應用帶來的復雜測試環(huán)境，對傳統ATE測試方法又帶來速度、資源上的各種限制，影響項目真正實現“進入市場”的時間點。
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因此，這里的第三個趨勢，是前兩個發(fā)展趨勢所必然帶來的挑戰(zhàn)。如果不能直面這些挑戰(zhàn)，那么系統創(chuàng)新驅動的多維芯片創(chuàng)新就會受到影響。
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后摩爾時代，針對以上三大趨勢，芯華章貫徹“終局思維”，以終為始，致力于打造更智能的EDA 2.0，其核心目標是：
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建立起能夠覆蓋從芯片級別到最終系統級別的驗證和測試方法學，提升芯片及電子系統的性能表現。
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讓系統工程師和軟件工程師都參與到芯片設計中來，用智能化的工具和服務化的平臺來縮短從芯片需求到系統應用創(chuàng)新的周期，降低復雜芯片的設計和驗證難度，賦能電子系統創(chuàng)新。
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未來，系統應用將是芯片設計的核心驅動力。芯華章所提出的EDA 2.0并不是一個0和1的狀態(tài)變化，而是要在當前的基礎上進一步增強各環(huán)節(jié)的開放程度。在開放和標準化的前提下，將過去的設計經驗和數據吸收到全流程EDA工具及模型中，形成智能化的EDA設計，形成從系統需求到芯片設計、驗證的全自動流程。同時，為了滿足算力和平臺化的要求，EDA 2.0應該與云平臺和及云上多樣化的硬件結合，充分利用成熟的云端軟硬件生態(tài)。要支持應用廠商快速得到需要的芯片，EDA 2.0還應該是產品和服務的結合，最終實現電子設計服務——EDaaS（Electronic Design as a Service）。
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2022年7月，芯華章成立研究院，匯集了沈昌祥、毛軍發(fā)等中國兩院院士，更有數十位來自集成電路設計、電子設計自動化與信息算法系統領域的頂級專家學者，以研究下一代EDA 2.0方法學與技術為目標，面向工業(yè)應用的核心基礎技術做長期、持續(xù)地研發(fā)投入與技術攻關，推動從EDA 1.0往2.0發(fā)展，滿足數字世界中系統應用對芯片多樣化的需求，打造自主可信賴的電子系統創(chuàng)新基石。
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