SoC電源/地網絡給整個芯片供電，一個設計合理的電源/地網絡要保證整個芯片的性能和可靠性。如果在電源/地網絡上引入了噪聲，可能導致電路邏輯上的錯誤或速度延遲。這個電源噪聲就是我們今天要討論的IR drop，也叫voltage drop。

我們先從原理上看IR drop是如何產生的。首先，當芯片上各種功能電路同時工作時，穩壓電源模塊無法實時響應負載對于電流需求（demand current）的快速變化，芯片上的電源電壓VDD發生跌落，從而產生電源噪聲。考慮到電源和地之間的耦合效應，VSS也會相應的抬高一點。

圖1 IR drop和demand current

隨著制成工藝的不斷升級，金屬連線的寬度越來越窄，致使電阻值越來越高。如果一個器件離供電點很遠，其等效阻值必然會比較大。由于電源網絡是全局網絡，平均長度大，承載著很大的電流，因此IR drop會比較嚴重。

圖2 電源網絡等效示意圖

電源噪聲究竟會帶來什么危害呢。芯片內部有成千上萬的晶體管，這些晶體管組成內部的門電路、組合邏輯、寄存器、計數器、延遲線、狀態機、以及其他邏輯功能。隨著芯片的集成度越來越高，內部晶體管數量越來越大。芯片的外部引腳數量有限，為每一個晶體管提供單獨的供電引腳是不現實的。芯片的外部電源引腳提供給內部晶體管一個公共的供電節點，因此內部晶體管狀態的轉換必然引起電源噪聲在芯片內部的傳遞。

對內部各個晶體管的操作通常由內核時鐘或片內外設時鐘同步，但是由于內部延時的差別，各個晶體管的狀態轉換不可能是嚴格同步的，當某些晶體管已經完成了狀態轉換，另一些晶體管可能仍處于轉換過程中。芯片內部處于高電平的門電路會把電源噪聲傳遞到其他門電路的輸入部分。如果接受電源噪聲的門電路此時處于電平轉換的不確定態區域，那么電源噪聲可能會被放大，并在門電路的輸出端產生矩形脈沖干擾，進而引起電路的邏輯錯誤。一般情況下，5%的電壓降會導致15%以上的延遲。如果IRdrop發生在時序緊張的路徑上，那么后果會更加嚴重。

除了對芯片本身工作狀態產生影響外，電源噪聲還會對其他部分產生影響。比如電源噪聲會影響晶振、PLL、DLL的抖動特性，A/D轉換電路的轉換精度等。由于最終產品工作溫度的變化以及生產過程中產生的不一致性，如果是由于電源噪聲產生的問題，電路將非常難調試。

為了保證輸出電壓的穩定，需要在封裝、PCB上使用去耦電容和合理的電源平面與地平面對。從目前電源完整性分析的角度看，業內普遍認為在PCB上可以處理到最高到幾百兆赫茲電源完整性問題，更高頻率的電源完整性問題需要在芯片和封裝設計時解決。其次，在SoC內部，電源/地網絡采用mesh網格設計。

芯片內部IR drop問題可以通過仿真手段加以分析，目前主流做法分為靜態分析和動態分析。靜態分析時，一般只考慮寄生電阻即可；動態分析時還要考慮寄生電容和寄生電感的影響。為了避免廣告嫌疑，此處就不多說了。

一般foundry廠家會提供電壓降的signoff標準，比如靜態5%以內，動態10%以內。以上數字只是舉例用，具體的標準要結合不同foundry不同工藝來看。在實際SoC設計中引起IR drop的原因有很多，有全局的，比如floor plan不合理，或者電源網絡密度不夠等等；也有局部的，比如某一小區域內clock buffer太多，decap很少等等。相對應的修復IR drop的方法也就有很多，要結合仿真結果，具體問題具體分析了。