許多嵌入式系統(tǒng)設(shè)計(jì)首先使用 FPGA 來實(shí)現(xiàn)。這可能是為了更快地進(jìn)行原型設(shè)計(jì)或提供軟件開發(fā)平臺。有時(shí)，生產(chǎn)開始后，F(xiàn)PGA 仍保留在設(shè)計(jì)中。但通常情況下，計(jì)劃是將 FPGA（或多個(gè) FPGA）轉(zhuǎn)換為 ASIC 以進(jìn)行批量制造。

　　人們很容易認(rèn)為這種轉(zhuǎn)換幾乎是自動(dòng)的。只需使用 ASIC 庫重新編譯經(jīng)過驗(yàn)證的 FPGA RTL 代碼，驗(yàn)證生成的網(wǎng)表，然后將文件發(fā)送到后端設(shè)計(jì)車間。但要獲得結(jié)果，過程可能沒那么簡單，特別是如果有機(jī)會(huì)將多個(gè)芯片整合到 ASIC 中或需要混合信號功能時(shí)。

　　近，智原科技參與了這樣一個(gè)智能電表的FPGA到ASIC轉(zhuǎn)換項(xiàng)目。該設(shè)計(jì)說明了轉(zhuǎn)換過程中的許多重要細(xì)微差別。這表明尋找合適的轉(zhuǎn)化合作伙伴的重要性。

　　智能電表設(shè)計(jì)

　　乍一看，電表很簡單。它監(jiān)控客戶場所入口處的電力線電壓和電流，并記錄輸送的累積能量（在美國通常以千瓦小時(shí)為單位）。傳統(tǒng)上，這項(xiàng)任務(wù)是由相當(dāng)聰明的電動(dòng)機(jī)驅(qū)動(dòng)機(jī)械計(jì)數(shù)器來完成的。

　　但智能電表則不同。智能電表消除了機(jī)電移動(dòng)部件，對電壓和電流進(jìn)行采樣并以數(shù)字方式累加它們的乘積。它還提供了一種遠(yuǎn)程閱讀的方式，消除了人們拿著鉛筆和剪貼板挨家挨戶走動(dòng)的情況。在我們正在討論的設(shè)計(jì)中，還有其他功能，例如如果電表檢測到異常電壓或電流事件，則切斷客戶駐地的電源并向網(wǎng)絡(luò)控制中心故障。

　　由于智能電表的大部分功能都在軟件中，因此硬件相對簡單，且大多與I/O相關(guān)（圖1）。在客戶的原型中，硬件包括主機(jī)處理器、充當(dāng) I/O 集線器的 FPGA、各種傳感器、主要通過串行接口連接的顯示器，以及用于返回網(wǎng)絡(luò)的電力線通信 （PLC） 的子系統(tǒng)控制中心。后一個(gè)元素被證明是設(shè)計(jì)的重要組成部分。

　　圖 1客戶的初始設(shè)計(jì)包括 FPGA 和外部主機(jī) CPU。實(shí)現(xiàn) EMI 和 ESD 合規(guī)性是整個(gè)設(shè)計(jì)過程中關(guān)注的一個(gè)問題。智原科技

　　PLC 接口需要獨(dú)特的媒體訪問控制器 （MAC）、物理層接口 （PHY） 和模擬前端 （AFE）。在原型設(shè)計(jì)中，所有這些功能都在FPGA中實(shí)現(xiàn)。然而，PLC 接口還需要外部線路驅(qū)動(dòng)器和電源線耦合器。

　　FPGA 到 ASIC 轉(zhuǎn)換的主要目標(biāo)是降低成本，部分是通過消除一些外部組件來實(shí)現(xiàn)的。然而，在具有挑戰(zhàn)性的使用環(huán)境中滿足靜電放電 （ESD） 和電磁干擾 （EMI） 抗擾度規(guī)范的需求（對于基于 FPGA 的 AFE 來說是一個(gè)真正的難題）也給設(shè)計(jì)團(tuán)隊(duì)帶來了沉重的壓力。

　　轉(zhuǎn)換過程

　　FPGA 到 ASIC 的轉(zhuǎn)換過程遠(yuǎn)非自動(dòng)化，而是涉及設(shè)計(jì)服務(wù)公司和客戶之間的大量交互。結(jié)果是基于 ARM 的混合信號 ASIC 設(shè)計(jì)減少了芯片數(shù)量（圖 2）。

　　圖 2 ASIC 設(shè)計(jì)包括內(nèi)部 CPU、外部控制信號的復(fù)雜復(fù)用以及電力線通信接口的模擬前端。智原科技

　　法拉第首先評估智能電表架構(gòu)。我們決定，除了實(shí)現(xiàn) FPGA 作為 I/O 集線器和 PLC 接口的現(xiàn)有功能外，ASIC 還可以承擔(dān)主處理器的功能。這導(dǎo)致了基于 ARM Cortex-M4F CPU 內(nèi)核、AHB-Lite 系統(tǒng)總線和 ARM 外設(shè)總線的相當(dāng)傳統(tǒng)的架構(gòu)。

　　系統(tǒng)總線將接口連接到內(nèi)部存儲(chǔ)器以及主要子系統(tǒng)。其中包括千兆位 MAC、DMA 控制器，以及 CRC 控制器和 AES 加密引擎（因?yàn)閿?shù)據(jù)完整性和安全性對此應(yīng)用至關(guān)重要）。

　　大量的 I/O 引腳通過復(fù)用連接到外設(shè)總線。該設(shè)計(jì)包括用于 CPU 的內(nèi)部 ROM 和 SRAM、內(nèi)部電子保險(xiǎn)絲及其控制器，以及用于外部 SDRAM 和串行閃存的接口。

　　匯聚IP

　　智原與客戶共同選擇和配置 ASIC IP。這樣就可以簡單地用 Faraday、ARM 或第三方 ASIC IP 模塊替換 FPGA 中的許多模塊。剩余的 HDL 邏輯被轉(zhuǎn)換為 ASIC，F(xiàn)araday 用等效的 ASIC IP 替換了 FPGA 鎖相環(huán)、SRAM 和 I/O 實(shí)例。

　　PLC 接口對于轉(zhuǎn)換過程至關(guān)重要，尤其是將模擬前端集成到 ASIC 中。這是一項(xiàng)具有挑戰(zhàn)性的模擬設(shè)計(jì)，因?yàn)椴淮嬖诳梢悦黠@滿足嚴(yán)格的 ESD 和 EMI 要求的現(xiàn)成 IP。因此，法拉第模擬設(shè)計(jì)團(tuán)隊(duì)決定為該模塊創(chuàng)建新的設(shè)計(jì)。

　　Faraday 執(zhí)行了 SoC 和時(shí)鐘分配的終集成以及基本功能驗(yàn)證，以確保所有部件正常工作并相互通信。客戶進(jìn)行了應(yīng)用程序驅(qū)動(dòng)的驗(yàn)證和軟件集成。法拉第隨后進(jìn)行了物理設(shè)計(jì)和簽核驗(yàn)證。

　　再次，在驗(yàn)證過程中，PLC 接口是一個(gè)特例。確保 ESD/EMI 合規(guī)性的方法是將物理芯片放在測試臺上。我們沒有把賭注押在整個(gè)生產(chǎn)運(yùn)行上，而是決定對 AFE 進(jìn)行測試芯片，并將其放在穿梭運(yùn)行中，以實(shí)現(xiàn)晶圓廠的快速周轉(zhuǎn)。

　　智原與客戶約定，如果測試芯片通過合規(guī)性測試，客戶將支付測試芯片的費(fèi)用。如果設(shè)計(jì)失敗，法拉第將糾正設(shè)計(jì)，并為糾正后的測試芯片提供班車。盡管如此，初的測試芯片還是通過了，這讓客戶大大放心了。

　　全面的合作

　　Faraday 現(xiàn)在向客戶批量提供成品、組裝和測試的 SoC。

　　這種智能電表設(shè)計(jì)表明，F(xiàn)PGA 到 ASIC 的轉(zhuǎn)換不是一個(gè)按鈕過程，也不是一種發(fā)送文件后就忘記的合同關(guān)系。特別是當(dāng)存在獨(dú)特的功能塊、特殊的電氣要求或?qū)⒍鄠€(gè)芯片整合到一個(gè) ASIC 中的機(jī)會(huì)時(shí)，該過程成為客戶和設(shè)計(jì)服務(wù)公司之間的密切合作。

　　成功的步是仔細(xì)評估設(shè)計(jì)服務(wù)公司的技術(shù)、IP 訪問、經(jīng)驗(yàn)以及與客戶設(shè)計(jì)團(tuán)隊(duì)一對一合作的意愿。這些因素中的每一個(gè)都會(huì)對關(guān)系的結(jié)果產(chǎn)生影響，就像這個(gè)智能電表一樣。