為了克服傳統(tǒng)監(jiān)測測向處理系統(tǒng)通用性和擴展性差的缺點[1]，本文依托軟件無線電技術(shù)[2]，對一體化設(shè)計所需的高速實時數(shù)據(jù)采集以及高速實時分析處理所需的終端處理硬件結(jié)構(gòu)進行了深入闡述。該系統(tǒng)能夠滿足目前新體制和復(fù)雜信號環(huán)境下的監(jiān)測測向設(shè)備各項指標要求，在有效節(jié)約資源和成本的同時，擁有較高水平的多系統(tǒng)集成效能。在研究過程中，本文綜合考慮目前數(shù)字處理終端與不同類型CPU(主機)的接口與結(jié)構(gòu)關(guān)系的優(yōu)缺點，最終選擇了基于Compact PCI體系的高性能監(jiān)測測向處理平臺設(shè)計方案。
1 系統(tǒng)結(jié)構(gòu)
?? ?本文所述的平臺結(jié)構(gòu)具有靈活性和開放性的特點，其主要工作原理為：大規(guī)模FPGA用于接收多通道高速采樣數(shù)據(jù)流，完成必要的預(yù)處理；主控FPGA依據(jù)每路信號的處理要求仲裁各路FPGA/DSP的片選信號，同步啟動進行實時處理；多片實時處理DSP和主控FPGA緊耦合構(gòu)成并行處理系統(tǒng)的核心；最后通過局部總線接口送入中央處理CPU作進一步分析處理，完成信息的綜合存儲管理等[3]。系統(tǒng)結(jié)構(gòu)框圖如圖1所示。

2 具體方案
2.1 高速數(shù)據(jù)采集
?? ?高速數(shù)據(jù)采集是高性能監(jiān)測測向處理平臺研究[4]的首要問題。其設(shè)計與實現(xiàn)，一方面由需求引導(dǎo)，另一方面也要求對系統(tǒng)各個環(huán)節(jié)有整體的把握。合理設(shè)計模擬信號調(diào)理電路、高穩(wěn)時鐘產(chǎn)生電路、高速數(shù)據(jù)流傳輸路徑、合理的時序及控制邏輯，并充分考慮信號完整性和電磁兼容等問題，是設(shè)計一個高性能數(shù)據(jù)采集模塊的基本保障。
?? ?對于本文所關(guān)注的高速數(shù)據(jù)采集而言，若直接采用滿足采樣率設(shè)計要求的單片ADC芯片實現(xiàn)，會帶來動態(tài)范圍不夠、缺乏靈活性和成本較高、風險較大等問題。而如果選擇采用多片采樣率較低的芯片用交替采樣的方法來實現(xiàn)高速采樣的方案，則電路較復(fù)雜，而且多片ADC之間延時的不一致和增益的不匹配會使采樣后的信號難以無失真的復(fù)合。鑒于此，本文所述的高速數(shù)據(jù)采集設(shè)計思路是：模塊化設(shè)計具有適當采樣率的A/D板，基于頻帶分割和精確同步觸發(fā)的寬帶、大動態(tài)數(shù)據(jù)采集方案。本技術(shù)架構(gòu)在硬件設(shè)計上具有模塊化、可擴展的特色，在性能上具有等效采樣率高及采樣帶寬不受ADC及調(diào)理電路限制的優(yōu)點。采集模塊工作原理如圖2所示。

??? 高速ADC是大功耗器件，通常更高的采樣率將消耗更多的功耗。在使用多ADC多通道的系統(tǒng)中，耗散問題則更為嚴重。Linear推出低功耗14 bit、125MS/s ADC LTC2261，該器件功耗127 mW，用1.8 V低壓模擬電源工作，提供73.4 dB的信噪比和85 dB的無寄生動態(tài)范圍。0.17 ps RMS的超低孔徑抖動允許其以卓越噪聲性能進行中頻欠采樣。創(chuàng)新性數(shù)字輸出可以設(shè)置為全速率CMOS、雙數(shù)據(jù)速率CMOS或雙數(shù)據(jù)速率LVDS。雙數(shù)據(jù)速率數(shù)字輸出允許數(shù)據(jù)在時鐘的上升沿和下降沿發(fā)送，從而將所需數(shù)據(jù)線數(shù)量減少了一半。另外，對高速信號進行高分辨率的數(shù)字化處理需審慎設(shè)計時鐘電路，就LTC2261和LTC其他高速14 bit系列ADC所表現(xiàn)出的性能看，在高速采樣時，0.5 ps的抖動就可對SNR產(chǎn)生明顯影響。由公式(1)可以看出，采樣速率越高、轉(zhuǎn)換位數(shù)越多，對A/D采樣時鐘的抖動指標要求就越高。

???
?? ?就LTC2261來說，10 ps的時鐘抖動將在輸入頻率為1 MHz時產(chǎn)生0.8 dB的SNR損耗。而在輸入頻率為120 MHz時，SNR將被降低至41.1 dB。這給高精度時鐘電路設(shè)計帶來了挑戰(zhàn)，通常只有選擇昂貴的高性能壓控晶體振蕩器才能保證應(yīng)有的性能。而美國國家半導(dǎo)體公司提供的超低噪聲時鐘抖動濾波器LMK04000系列提供了另外一種低成本的選擇。該濾波器采用簡潔的外置晶體及級聯(lián)PLLatinum架構(gòu)，12 kHz～20 MHz的RMS抖動為150 fs，100 Hz～20 MHz抖動為200 fs，時鐘輸出信號為LVPECL/2VPECL、LVDS和LVCMOS，可以有效改善系統(tǒng)的性能及準確度。其特點是內(nèi)置高性能的級聯(lián)鎖相環(huán)(共2個)、低噪聲晶體振蕩器、高性能的內(nèi)置壓控振蕩器以及低噪聲分頻器和驅(qū)動器。第一個鎖相環(huán)有2個不同配置可供選擇，可以選用簡單的外置晶體振蕩器或壓控晶體振蕩器模塊執(zhí)行濾除抖動功能。第二個鎖相環(huán)可利用內(nèi)置壓控振蕩器產(chǎn)生低噪聲時鐘。
2.2 高速高流量數(shù)據(jù)存儲
?? ?采樣速率及分辨率越高，則轉(zhuǎn)換后的數(shù)據(jù)流傳輸帶寬越大，對后續(xù)數(shù)據(jù)傳輸?shù)膶崟r調(diào)度和連續(xù)存儲的要求就相應(yīng)提高。現(xiàn)在通常采用的方法是通過擴展位寬以降低傳輸速率[4-6]。但是，如果通過擴展位寬實現(xiàn)高速數(shù)據(jù)流的實時海量數(shù)據(jù)存儲必將增大設(shè)備規(guī)模，對存儲深度或者持續(xù)采集時間的限制也是非常突出的。本文對存儲容量、訪問速度、存儲區(qū)管理的靈活性進行了研究，結(jié)合FLASH存儲陣列，設(shè)計實現(xiàn)了基于FLASH存儲器的高速高流量數(shù)據(jù)存儲卡。該存儲卡符合CPCI 6U標準，具有模塊化、標準化、易擴展以及高穩(wěn)定性等特點，解決了數(shù)字后處理過程中在編碼分析和協(xié)議解析階段對連續(xù)無失真采樣數(shù)據(jù)的實時存儲難題。其主要研究內(nèi)容包括：采用FPGA進行高速信號的調(diào)度處理和緩存，以解決高速數(shù)字接口的問題；采用超大規(guī)模FPGA實現(xiàn)對存儲區(qū)的可在線配置靈活管理，以實現(xiàn)整個模塊的高集成度、高可靠性、存儲區(qū)管理靈活（支持冗余備份）等目標。由此實現(xiàn)的海量數(shù)據(jù)存儲子系統(tǒng)結(jié)構(gòu)采用標準化、模塊化設(shè)計，具有高速率、低功耗、可移植、易擴展的特性，可以滿足不同任務(wù)的需要。
?? ?圖3所示是本文設(shè)計的基于CPCI標準的大存儲容量、高傳輸帶寬的通用數(shù)據(jù)存儲板。板載1片Stratix III E與2片Cyclone III FPGA以及96片NAND FLASH。StratixIII E是存儲板數(shù)據(jù)接收和分發(fā)的樞紐，該器件可應(yīng)對存儲器較多的應(yīng)用，為采用乒乓結(jié)構(gòu)對數(shù)據(jù)進行緩存提供資源，主要完成以下功能：提供高達1 Gb/s的差分傳輸速率；通過PCI接口芯片PCI9656連接到PCI總線上，實現(xiàn)64 bit的局部總線；通過J4/J5實現(xiàn)板間自定義的高速差分數(shù)據(jù)傳輸。2片低成本Cyclone III分別連接48片NAND，實現(xiàn)數(shù)據(jù)的高速分發(fā)和NAND陣列的二級管理。在高速數(shù)據(jù)存儲卡的設(shè)計過程中，打通主機與存儲模塊之間的數(shù)據(jù)傳輸通道是調(diào)試的重點，這涉及FPGA中PCI本地端匹配邏輯的設(shè)計。一個典型的基于狀態(tài)機設(shè)計的匹配邏輯時序如圖4所示。

.3 緊耦合和支持靈活配置的并行處理模塊
?? ?主處理平臺的計算能力往往構(gòu)成了獲取寬帶信號時頻域完整信息的瓶頸。本文針對一體化設(shè)計的具體需求探討了一種緊耦合和支持靈活配置的并行處理硬件架構(gòu)來解決這一問題[3]。信號處理不同模塊有不同的運算特點，設(shè)計過程中，不同的模塊需要選擇在不同的器件中完成[7]。FPGA設(shè)置靈活，但是主頻很難做高，通常只有幾百MHz，這與DSP的幾千MHz甚至于GHz相去甚遠。因而，對復(fù)雜的運算和協(xié)議分析適合采用DSP處理，而FPGA則偏重于計算量大、運算結(jié)構(gòu)簡單的并行處理，在諸如數(shù)字下變頻（DDC）、匹配濾波器、FFT的設(shè)計中具有更好的性能，而且開發(fā)方便。同時，要充分體現(xiàn)軟件無線電的思想，達到通用性與一體化的要求，可重配置技術(shù)的突破是必須完成的任務(wù)。FPGA具有的硬件可重構(gòu)性是GPP、DSP所沒有的功能，所以本文采用基于大規(guī)模FPGA+高性能DSP的主處理平臺設(shè)計方案也是保證系統(tǒng)結(jié)構(gòu)具有可重配置特性的前提。同時，為了保障與本總線式結(jié)構(gòu)平臺的各個組成部分有好的通聯(lián)性，并考慮到系統(tǒng)性能和處理能力的可擴展性，本模塊采用CPCI作為互聯(lián)控制總線，設(shè)計遵循CPCI 6U規(guī)范，并預(yù)留有SRIO(J3)、高速自定義IO(J4、J5)作為模塊之間或板級芯片之間高速數(shù)據(jù)流共享和協(xié)同處理的通道。該并行處理模塊硬件功能相對獨立，可方便功能需要的裁剪定制。同時，這些特征也決定了硬件平臺具有較長的使用周期，節(jié)約了研發(fā)經(jīng)費。并行處理模塊原理框圖如圖5所示。

??? 本并行處理模塊采用TI全新高性能1.2 GHz單核DSP TMS320C6455作為并行處理的核心，為同時執(zhí)行多通道處理任務(wù)和應(yīng)對同時執(zhí)行多個軟件的高強度、高性能應(yīng)用提供資源。C6455在統(tǒng)一器件上完美結(jié)合了高帶寬外設(shè)集成(千兆以太網(wǎng)MAC)、Serial RapidIO(SRIO)、運行速率553 MHz的DDR2存儲器接口以及更大的存儲器（L2存儲器達 2 MB）。這些為提高常用算法的處理效率、提高系統(tǒng)擴展能力提供了原始支撐，滿足了一體化的高性能設(shè)計要求。
?? ?本文基于最新技術(shù)，就高性能監(jiān)測測向處理平臺設(shè)計所需的高速數(shù)據(jù)采集、數(shù)據(jù)傳輸、實時處理等核心技術(shù)進行了研究，實現(xiàn)了通用系統(tǒng)的多功能性與專用系統(tǒng)的針對性的有機結(jié)合，在一體化集成與應(yīng)用研究方面具有創(chuàng)新性。在充分體現(xiàn)資源裕量設(shè)計的基礎(chǔ)上，該平臺具有很好的實時處理分析和信息綜合性能，可以滿足多種應(yīng)用背景和不同技術(shù)指標的需求，在工作方式上具有高度的靈活性和適應(yīng)性。