引言

　　隨著科學(xué)的發(fā)展和微電子技術(shù)的不斷創(chuàng)新，嵌入式系統(tǒng)的應(yīng)用越來越多， 并已廣泛滲透到各個(gè)領(lǐng)域。嵌入式系統(tǒng)是以應(yīng)用為中心， 以電子技術(shù)和計(jì)算機(jī)技術(shù)為基礎(chǔ)， 軟硬件可剪裁， 能適應(yīng)應(yīng)用系統(tǒng)對功能、可靠性、穩(wěn)定性、成本、體積、功耗等多方面嚴(yán)格要求的專用計(jì)算機(jī)系統(tǒng)。

　　在嵌入式系統(tǒng)的設(shè)計(jì)中， 低功耗設(shè)計(jì)技術(shù)成為許多設(shè)計(jì)人員逐漸關(guān)注的問題， 其原因在于嵌入式系統(tǒng)已被越來越多的應(yīng)用在便攜式和移動性較強(qiáng)的產(chǎn)品中， 而這些產(chǎn)品往往要靠電池來供電。實(shí)際上， 這些年來， 有關(guān)電池的儲能密度并沒有得到大的進(jìn)步。而對于便攜設(shè)備， 尤其是手持消費(fèi)品而言， 如果單靠提高電池容量來提高續(xù)航能力， 似乎并不完全切合實(shí)際。因此， 為提高設(shè)備性能， 設(shè)計(jì)人員更需要從每一個(gè)細(xì)節(jié)考慮降低硬件系統(tǒng)本身的能耗。從而盡可能地延長電池的使用時(shí)間。事實(shí)上， 低功耗設(shè)計(jì)也已經(jīng)成為一個(gè)越來越迫切的問題， 因而應(yīng)該從硬件和軟件兩個(gè)方面來考慮嵌入式系統(tǒng)中的低功耗設(shè)計(jì)。

　　1 硬件的低功耗設(shè)計(jì)

　　1.1 硬件電路器件

　　由于現(xiàn)在絕大部分電路均采用集成電路CMOS工藝技術(shù)， 這與以前的TTL工藝相比， 本身就已經(jīng)起到了降低電子元器件和整體系統(tǒng)功耗的作用， 因此， 應(yīng)該繼續(xù)多采用CMOS集成電路工藝技術(shù)。另外， 由于采用CMOS集成工藝技術(shù)，其電路靜態(tài)功耗很小(可忽略不計(jì))， 而動態(tài)功耗較大， 因?yàn)閯討B(tài)功耗是指電路高低電平翻轉(zhuǎn)時(shí)產(chǎn)生的功耗， 在電路高低電平翻轉(zhuǎn)跳變沿期間， 電流很大， 存在較大功耗， 所以， 降低硬件電路功耗主要是降低電路動態(tài)功耗。動態(tài)功耗公式為：

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　　其中， P代表CMOS芯片的動態(tài)功耗， C代表CMOS芯片的負(fù)載電容， V和f分別代表CMOS芯片的工作電壓和工作頻率。由公式可知， COMS硬件集成電路的功耗與工作電壓和工作頻率之間有密切的關(guān)系。因此， 使用CMOS系列電路時(shí)， 其不用的輸入端不要懸空， 因?yàn)閼铱盏妮斎攵丝赡艽嬖诟袘?yīng)信號， 并可能造成高低電平的轉(zhuǎn)換。同時(shí)， 由于轉(zhuǎn)換器件的功耗很大， 故應(yīng)盡量采用輸出為高的原則。

　　1.2 低功耗外圍器件的選用

　　完成同樣的功能， 電路的實(shí)現(xiàn)形式有多種。例如， 盡可能地將嵌入式系統(tǒng)的內(nèi)部存儲器RAM轉(zhuǎn)換為外部的閃存FLASH， 因?yàn)樵谕瑯訔l件下，讀內(nèi)部RAM比讀外部FLASH會帶來更大的功耗。也可以利用分立元件、小規(guī)模集成電路， 大規(guī)模集成電路甚至單片實(shí)現(xiàn)。通常使用的元器件數(shù)量越少， 系統(tǒng)的功耗越低。因此， 應(yīng)盡量使用集成度高的器件， 以減少電路中使用元件的個(gè)數(shù)， 減少整機(jī)的功耗。

　　1.3 微處理器的選擇

　　嵌入式微處理器的功率消耗在嵌入式系統(tǒng)中占有相當(dāng)大的部分， 所以， 選擇合適的處理器，對于嵌入式系統(tǒng)的整體功耗具有很大影響。微處理器的功耗主要分為兩部分： 內(nèi)核功耗Pcore和外部接口控制器功耗Pio， 總功耗等于兩者之和， 即P=Pcore+Pio。對于Pcore， 其關(guān)鍵在于供電電壓和時(shí)鐘頻率的高低； 而對于Pio， 除了各個(gè)專門I/O控制器的功耗外， 還有地址/數(shù)據(jù)總線寬度， 因?yàn)榭偩€寬度越寬， 處理能力越大， 功耗也越大。所以降低功耗， 必需讓總線位數(shù)變窄。

　　要降低微處理器內(nèi)核的Pcore功耗， 就必須想法降低處理器的工作電壓和時(shí)鐘頻率， 其中降低微處理器的工作電壓是很有效的途徑， 也是未來發(fā)展的趨勢， 目前許多的嵌入式微處理器的工作電壓可降至2 V以下。并且高效率的處理器都提供有多種時(shí)鐘頻率和工作電壓的選擇， 以便于最大限度地節(jié)約功耗。此外， 在進(jìn)行系統(tǒng)設(shè)計(jì)時(shí)，在工作電壓相差不大和系統(tǒng)處理能力許可的情況下， 還應(yīng)盡可能降低微處理器的時(shí)鐘頻率， 現(xiàn)以起到節(jié)能的作用。以SAMSUNG S3C2410 (32 位ARM 920T內(nèi)核) 為例， 它就提供了四種工作模式： 正常模式、空閑模式、休眠模式、關(guān)機(jī)模式。各種模式下的功耗如表1所列。

表1 不同工作模式的時(shí)鐘頻率與功耗對比表

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　　由表1可知， CPU在全速運(yùn)行的時(shí)候， 比在空閑或者休眠時(shí)消耗的功率大得多。省電的原則就是讓正常運(yùn)行模式遠(yuǎn)比空閑、休眠模式少占用時(shí)間。在類似PDA的設(shè)備中， 系統(tǒng)在全速運(yùn)行時(shí)遠(yuǎn)比空閑的時(shí)候少， 所以， 可以通過設(shè)置， 使CPU盡可能工作在空閑狀態(tài)， 使用時(shí)再通過相應(yīng)的中斷喚醒CPU， 以恢復(fù)到正常工作模式來處理響應(yīng)的事件， 然后再進(jìn)入空閑模式。因此， 設(shè)計(jì)系統(tǒng)時(shí)， 如果處理能力許可， 可盡量降低處理器的時(shí)鐘頻率。

　　也可以動態(tài)改變處理器的時(shí)鐘頻率以降低功耗， 比如可關(guān)閉不需要的外設(shè)控制器， 并在CPU空閑時(shí)降低時(shí)鐘頻率； 而在處于工作狀態(tài)時(shí)， 再提高時(shí)鐘頻率以加快運(yùn)行速度。

　　1.4 多CPU系統(tǒng)

　　盡管現(xiàn)在已有各種可在不過多加重功耗負(fù)擔(dān)的前提下提高性能的技術(shù)， 但用一個(gè)芯片來處理多種任務(wù)， 已不是一個(gè)較好的選擇。一是因?yàn)檫@些功能對芯片處理功能的要求可能各不相同， 二是因?yàn)橐粋€(gè)負(fù)擔(dān)著多任務(wù)的芯片需要很高的速度， 這樣， 降低功耗就變得很困難， 這就使得多CPU 系統(tǒng)(MPCore) 成為一個(gè)必然的趨勢。多CPU 系統(tǒng)的一個(gè)明顯的優(yōu)勢是可針對不同的任務(wù)處理需要， 用不同的CPU 來各盡其職， 以將自身的優(yōu)勢充分發(fā)揮， 從而給予系統(tǒng)最優(yōu)化的性能表現(xiàn)。另一個(gè)優(yōu)勢是對功耗的控制: 假如用單CPU來完成所有的功能， 則不可避免地需要一個(gè)很高的CPU 速度， 從而造成很高的功耗， 浪費(fèi)很多能源。多CPU 系統(tǒng)可以根據(jù)不同的任務(wù)來合理地啟動、停止相應(yīng)的CPU 以完成任務(wù)， 而在不需要的時(shí)候處于停歇狀態(tài)， 從而最大限度地控制功耗。