80C186XL16位嵌入式微處理器是Intel公司在嵌入式微處理器市場的上導產品之一。為了方便地使用DRAM，降低系統成本，本文提出一種新穎的解決方案：利用80C186XL的時序特征，采用CPLD技術，并使用VHDL語言設計實現DRAM控制器。

　　一、80C186XL RCU單元的資源

　　80C186XL的BIU單元提供20位地址總線，RCU單元也為刷新周期提供20位地址總線。80C186XL能夠產生刷新功能，并將刷新狀態編碼到控制信號中。

　　嵌入式系統中DRAM控制器的CPLD解決方案

　　圖1是RCU單元的方框圖。它由1個9位遞減定時計數器、1個9位地址計數器、3個控制寄存器和接口邏輯組成。當RCU使能時，遞減定時計數器每一個CLKOUT周期減少1次，定時計數器的值減為1時，則產生刷新總線請求，遞減定時計數器重載，操作繼續。刷新總線周期具有高優先級，旦80C186XL總線有空，就執行刷新操作。

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　　設計者可將刷新總線周期看成是“偽讀”周期。刷新周期像普通讀周期一樣出現在80C186XL總線上，只是沒有數據傳輸。從引腳BHE/RFSH和A0的狀態可以判別刷新周期，如表1所列。刷新總線周期的時序要求如圖2所示。

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　　二、80C186XL DRAM控制器的設計與運行

　　DRAM存在著大量、復雜的時序要求，其中訪問時間的選擇、等待狀態以及刷新方法是至關重要的。DRAM控制器必須正確響應80C186XL的所有總線周期，必須能將DRAM的部周期和其它訪問周期分辨出來，其訪問速度必須足夠快，以避免不必要的等待周期。

　　在設計時，我們采用XC95C36-15 CPLD[2]以及4Mbits的V53C8258[3]DRAM作范例。15ns的CPLD，速度相對較高，價格比較便宜。用它設計成的DRAM控制器允許80C186XL的工作速度高達20MHz，并且XC95C36有異步時鐘選擇項。這種特性對本設計有很大的好處。

　　圖3是80C186XL DRAM控制器和存儲器的功能框圖。

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　　DRAM控制器由80C186XL狀態信號S2、S1和S0的解碼來檢測總線的開始、類型和結束。這些狀態線是在CLKOUT的上升沿開始有效，在CLKOUT的下降沿失效的。DRAM控制器發出的RAS和CAS信號應該在CLKOUT的下降沿同時有效，行列地址應該在CLKOUT上升沿附近提供。

　　DRAM控制器應該在CLKOUT的兩個沿都應能正常操作。通過啟用XC95C36的異步時鐘選擇項，每個XC95C36宏單元可以從可編程與陣列獲得時鐘。DRAM控制器使用80C186XL的CLKOUT信號作時鐘輸入。

　　DRAM控制器主要由兩個相互聯的狀態機構成。這兩個狀態機，使得DRAM的控制與80C186XL是否進行等待狀態無關。狀態機A和地址多路控制信號(MUX)在CLKOUT的上升沿鎖存。狀態機B和RAS及CAS的邏輯在CLKOUT的下降沿鎖存。DRAM控制器完整的VHDL語言的源代碼可Email給cnhsx@sina.com索取。

　　DRAM控制器的狀態圖中狀態機A和B的起始條件分別是A0和B0。狀態機A初始化DRAM控制器的序列，狀態機B終止該序列。

　　在T2的下降沿，RAS邏輯采樣狀態機A的狀態，鎖存的地址線和總經狀態信號。如果狀態機A在A1狀態(存儲器讀、寫或刷新周期)并且總線周期為DRAM使用，則XC95C36插入RAS信號。

　　在T2的上升沿，狀態機A也采樣鎖存的地址線。如果總線周期被DRAM占用，狀態機A將從狀態A1轉移到A2，否則狀態機A轉換到A3。至此控制轉移到狀態機B。MUX邏輯采樣RAS和BHE引腳的狀態。如果RAS有效(指示DRAM在訪問)，并且總線周期下是刷新周期，XC95C36將插入MUX。MUX在行列地址之間切換，以便進行DRAM的讀寫操作。

　　在T3的下降沿，狀態機B采樣狀態機A。如果狀態機A處于狀態A2(DRAM訪問)或狀態A3(存儲器讀或寫，但不是DRAM訪問)，狀態機B從狀態B0轉到B1。如果總線周期是一個DRAM訪問周期，XC95C36繼續保持RAS有效。CAS邏輯采樣MUX的狀態、鎖存地址A0、BHE和總線周期狀態。如果MUX有效(指示DRAM讀或寫)，并且訪問低字節，則XC95C36插入LCAS;如果MUX有效，并且微處理器訪問高字節，XC95C36插入UCAS。DRAM讀訪問和DRAM刷新訪問不同之處在于：對刷新來說，不需要MUX、UCAS和LCAS。

　　在T3的上升沿，狀態機A等待狀態機B中斷此序列。如果MUX有效(DRAM讀或寫)，它將保持有效。

　　有下一個降沿，狀態機B采樣總線狀態信號。如果狀態信號仍然有效，則此狀態為等待狀態Tw，狀態機B保持在狀態B1。如果這個狀態是等待狀態，并且RAS有效(DRAM訪問)，RAS保持有效;如果狀態為等待狀態，并且UCAS和LCAS有效(DRAM讀或寫)，UCAS和LCAS保持有效。

　　在等待狀態的上升沿，狀態機A繼續等待狀態機B來中斷此序列。如果MUX有效(DRAM讀或寫)，則它在T3狀態里保持有效。

　　如果微處理器狀態信號無效，這個狀態則是一個T4狀態，狀態機B從B1轉到B2.如果狀態是一個T4狀態，并且RAS有效(DRAM訪問)，則RAST4狀態，并且RAS有效(DRAM訪問)，則RAS邏輯也檢測無效狀態信號，并且XC95C36關閉RAS信號;如果狀態是一個T4狀態，并且UCAS和LCAS有效(DRAM讀或寫)，則CAS邏輯也采樣總線狀態信號;如果狀態信號無效，則XC95C36關閉UCAS和LCAS信號。

　　在T4的上升沿，狀態機A采樣狀態機B的狀態。在狀態機B處于B2狀態的情況下，狀態機A從A2狀態(DRAM訪問)或A3狀態(存儲器讀或寫，但不是DRAM訪問)轉到A0。如果MUX有效，MUX邏輯檢查RAS的狀態;如果RAS無效(指示一個終止周期)，XC95C36關閉MUX。

　　在下一個CLKOUT下降沿，狀態機B無條件地從狀態B2轉到B0，終止DRAM序列。控制轉移給狀態機A。

　　三、80C186XL RCU單元的編程

　　要使DRAM正常工作，就必須對80C186XL中與DRAM刷新有關的寄存器進行正確編程。這些寄存器包括：刷新時鐘間隔寄存器(RFTIME寄存器)、刷新基地址寄存器(RFBASE寄存器)和刷新控制寄存器(RFCON寄存器)。

　　刷新時鐘間隔寄存器(RFTIME寄存器)的編程公式為：Trefresh×fcpu/(Rrow+Rrows×補償因子)。V53C8258的技術參數規定，其刷新周期Trefresh為8ms，存儲陣列行數Rrows為512。考慮到RCU取得總線控制權的延時，補償因子取0.05。因此，微處理器在fcpu=20MHz工作頻率下，RFTIME寄存器的取值為：0.008×20×10 6/(512+512×0.05)，約為297.

　　刷新基地址寄存器(RFBASE寄存器)的編程。該寄存器的高7位，規定了DRAM容量大小。系統使用兩片V53C8258情況下，RFBASE的取值為00H，DRAM占用微處理器的存儲空間的00000H～7FFFFH(512KB)。

　　最后通過將刷新控制寄存器(RFCON寄存器)的REN位置位，來啟動刷新控制單元。

　　若使用80C186XL的節電模式，則要求重新編程這些值。在寫節電控制寄存器前，必須先用要時鐘分頻值去除原先設置在刷新間隔寄存器的值，來重新設置寄存器。

　　四、結束語

　　上述CPLD還留在一些引腳和內部資源未使用，只要設計者將VHDL源代碼稍微作一些修改，就可以用這些引腳控制新增加的DRAM，提供總線準備輸出信號或DMA響應信號。

　　如果采用引腳數和宏單元較多的XC9672或XC95108CPLD，就可以將D觸發器(74HC74)、多路地址切換器(74HC157)、數據收發器(74HC245)和地址總線鎖存器(74HC373)等其它分立邏輯器件的功能全部集成到CPLD中，這樣系統集成度和可靠性將更加提高。