3 抗干擾電路設計

　　高頻嵌入式系統電路的抗干擾處理措施是影響系統能否正常工作的關鍵，電源電路的抗干擾處理、重要信號的阻抗匹配、未使用信號的合理處理，都是確保系統正常工作的關鍵。本系統設計中，著重研究了電源電路的抗干擾處理、重要信號的阻抗匹配、未使用信號管腳的處理等抗干擾電路設計的關鍵問題。

　　3.1 電源電路抗干擾處理

　　提高電源的抗干擾性是保證系統可靠性的關鍵問題之一。

　　系統除了要對輸入電源進行穩壓外還要采取以下措施： ⑴在每個集成電路的電源與地之間加上高頻濾波電容和幾十微法到幾百微法的大電容器。這些電容既可以旁路掉該電路的高頻噪聲，又可以濾除紋波，避免電流突變引起電壓的波動，從而給電路提供穩定的最佳電壓。⑵根據芯片的要求對不同的電源進行特殊相應的處理。

　　系統所需要的3.3V 和1.2V 電源上都并接了0.1μF、0.01μF 的高頻濾波電容器和220μF 的大電容，它們可以有效地抑制在電源線上傳導的高頻干擾，克服干擾信號對系統工作的影響，還可以儲存能量，給元器件提供穩定的最佳電壓。隨著應用場合和芯片的不同，電源電路的要求也會有所區別，實際應用中要注意根據具體要求采取相應的設計方案。如MPC8360E 中各個PowerQuicc II Pro PLL 電路不能直接由電源引腳VDD 供電，而是要獨立供電。每個PowerQuicc II Pro PLL 都要由它所對應的獨立于VDD 的電源引腳AVDDn（n=1，2，3，4，5，6）供電，并且每個AVDDn（n=1，2，3，4，5，6）引腳還要有獨立的低通濾波電路。通過這些濾波電路濾除頻率在500kHz-10MHz 的噪聲， 降低PLL彼此間的噪聲干擾。

　　3.2 重要信號線的阻抗匹配

　　高速系統設計中信號傳輸線上阻抗匹配是有效地減小信號反射，提高信號質量的重要措施。一般情況下，對芯片的控制信號、時鐘信號等關鍵信號，采取在盡量靠近這些信號源端的位置上串行接入一個電阻的措施，以減少二次反射，增強信號的完整性。

　　圖2 串聯端接阻抗匹配電路

　　本系統中，MPC8360E 的時鐘信號線對系統工作具有重要影響，以圖2 為例，在傳輸線上靠近時鐘信號源端MPC8360E 位置處串聯了22Ω 的小電阻，實現了串聯端接阻抗匹配，減小了過沖和振鈴，降低了高頻成分，增強了電磁兼容性，同時也有利于延長器件的使用壽命。此外，電路中對MPC8360E 的讀寫控制信號線及某些芯片的地址線等信號線也采取了阻抗匹配處理。

　　3.3 未使用的重要信號的特殊處理

　　電路的輸入引腳一般都不懸空， 尤其是CMOS 電路的輸入引腳絕對不能懸空，否則可能會使柵極因感應靜電而擊穿，也可能會因受到外界噪聲的干擾而破壞電路的正常邏輯關系。

　　在系統設計時， 對于MPC8360E 芯片的一些重要的不可以懸空的引腳進行了上拉或下拉的處理。

　　以圖3 為例，MPC8360E 有兩個時鐘輸入CLKIN 和PCI_CLK（PCI_SYNC_IN），當系統工作在PCI 缺省模式時，（本系統采用的工作模式）， 時鐘信號通過PCI_CLK 輸入， 并不需要CLKIN.但是引腳CLKIN 不能懸空，要通過1K 電阻連接到地。

　　再如PCI 信號M66EN 作為輸入引腳也不能懸空，可以上拉到固定電平，也可以下拉到地，系統中選用下拉到地的方式。

　　圖3 未使用的重要信號的特殊處理

　　3.4 網絡芯片的抗干擾處理

　　網絡芯片DP83848IVV 和DP83849IVS 都含有內置穩壓器，其電源反饋供電電路要正確處理。每個內置穩壓器有電源反饋輸入引腳和電源反饋輸出引腳，要確保其正確工作，必須將電源反饋輸入引腳連接到電源反饋輸出引腳，而且還要在靠近各個電源反饋輸入引腳處分別并接一個0.1μF 的小電容， 以及在靠近電源反饋輸出引腳處并接一個0.1μF 的小電容和一個10μF的鉭電容。

　　4 抗干擾PCB 設計

　　高速電路系統PCB 設計的好壞嚴重影響了系統的抗干擾能力，干擾嚴重的時候會造成系統無法正常工作。在進行PCB設計時，分別考慮了系統分層與布局、特殊布線及電源平面地平面處理等關鍵問題。

　　4.1 分層與布局

　　確定電路板的布線層數、電源層數以及它們之間的相對排布位置對PCB 設計至關重要，成功解決這些問題，不但可以得到一個好的疊層結構，還可以更好地防范大多數信號整體問題和電磁兼容性（EMC）問題。多網口嵌入式終端系統，采用了六層疊層結構，其中布線層有四層，電源層和地層各有一層，并且選擇將電源層和地層分別放在第2 層和第5 層， 以更加方便地控制信號的阻抗。

　　多網口終端系統的元件布局遵循信號流向原則，把同類元器件按相同的方向擺放原則和盡可能地使互連線最短原則等一般原則，同時它的布局還注意了以下幾個方面：

　　⑴電源的去耦電容遵循就近原則， 即每個電源的去耦電容盡量挨著該電源引腳擺放。

　　⑵芯片MPC8360E 是BGA 封裝，布局時與該芯片相關的旁路電容、時鐘終端RC 電路、阻尼電阻等小零件要靠近芯片擺放。

　　⑶網絡芯片內置穩壓器的濾波電容要特殊放置： 在靠近各個電源反饋輸入和輸出引腳處均放置一個0.1μF 的小電容，另外靠近電源反饋輸出引腳處還要放置一個10μF 的鉭電容。

　　4.2 布線策略

　　本系統的PCB 設計在遵循45°拐角布線、相鄰層垂直布線等一般原則基礎上，使用了一些特殊的布線技巧，以減少布線對系統的可靠性產生的不利影響。

　　4.2.1 BGA 走線

　　芯片MPC8360E 是BGA 封裝，系統中的高頻信號大都是從此封裝拉出的，為了使BGA 自身信號的干擾降至最低，布線遵循BGA 芯片自身的走線原則。①BGA 封裝的芯片MPC8360E扇出前先將芯片由中心以十字劃分，過孔分別朝左上、左下、右上、右下方向打在芯片引腳與引腳正中間。如果走線需要，過孔可以從表面層拉出之后再打，需要注意的是信號線不能在內部回轉，要以輻射形態向外拉出。②當旁路電容和芯片MPC8360E在同一面時，走線直接從芯片引腳接至旁路電容，再由旁路電容拉出打過孔到電源平面。③當旁路電容與芯片MPC8360E 不同面時，即旁路電容在底層時，它與芯片MPC8360E 臨近的電源、地引腳共享同一個過孔，且線長不超過100mil.④電源線寬、地線寬和時鐘信號的線寬大于一般信號的線寬。

　　4.2.2 等長布線和蛇形布線

　　有些數據信號或者地址信號對實際走線長度十分敏感，如果它們的長度不匹配就會引起信號的不同步，從而影響系統的正常工作。在布此類信號線時一般通過采用等長布線的技巧達到信號線長度匹配的要求。本系統中， ①通過等長布線，芯片MPC8360E 的引腳LSYNC_IN 到引腳LSYNC_OUT 的長度等同于MPC8360E 到SDRAM 的長度，實現了同頻同相。②系統中用了兩片SDRAM 芯片MT48LC32M16A2，在布線時也采取了等長布線的策略。其中時鐘線長度控制在2567±25mil;控制信號線以及地址線和時鐘線等長，且線長誤差不超過±100mil;數據線盡量和時鐘線，地址線以及控制線等長但長度不長于這些線。

　　等長布線往往需要在規定的空間里增加布線的長度， 這時不可避免的要用到蛇形走線的技巧。如，系統通過蛇形走線增加SDRAM 中某些數據線和時鐘線的長度，以實現兩片SDRAM 數據線之間和時鐘線之間的等長。這樣做不但減少了電磁輻射，也調節了延時以滿足系統的時序設計要求， 從而使得系統更加可靠。

　　4.2.3 差分布線

　　網絡收發芯片DP83848IVV，DP83849IVS 中存在差分信號，如TD±，RD±，這些成對的信號在布線時要采用差分布線。一般來說，差分對信號的走線要在同一布線層（side-by-side），它們長度相同并且盡量保持平行，這樣既可以保證兩個差分信號時刻保持相反極性， 又可避免出現兩線忽遠忽近引起差分阻抗不一致的情況，從而達到減少共模分量和減少反射的目的， 更有利于解決信號完整性（signal integrity）問題。以圖4 為例，系統PCB設計中，在PCB 繪圖軟件中對差分信號的規則進行了設置，以達到差分布線等長等距的要求，從而提高了系統的抗干擾能力，有效地抑制了EMI，還使得時序定位更加準確。

　　4.3 電源平面（線）和地平面（線）的處理

　　六層電路板中其中一層全部用銅箔做成地平面，有效地解決了高頻電路的信號完整性問題。另外，電源使用整層平面，然后根據系統電壓的大小對電源平面進行分割，以減少電壓之間的相互干擾。其中，在進行電源分割時，盡量使芯片的電源引腳就近打孔后可以直接到達電源平面。

　　增加信號層中的電源線和地線寬度，使得它們大于一般信號的線寬。同時，電源線、地線的走向要和數據傳遞的方向一致，以增強系統的抗噪聲能力，從而使系統更加可靠。

　　5 結論

　　從系統電路原理設計到PCB 繪制，采取合理的抗干擾措施，是高速電路設計的關鍵。本文基于PowerPC 實現嵌入式多網絡終端，硬件設計的可靠性更是不可忽視的問題。論文解決了電源電路的抗干擾、重要信號線的阻抗匹配、網絡接口電路的抗干擾及PCB 的抗干擾等關鍵問題，按照論文的設計原則設計的系統樣板如圖5 所示。該系統能夠可靠地工作， 完成數據交換和存儲功能。