摘　要：介紹一種基于PCI總線的高效鏈式DMA控制器的設計與實現，用于高速寬帶的計算機外設接口。利用Altera公司的PCI核——PCI_MT32搭建基于此控制器的數據采集平臺，并成功應用在DVB數據接收卡中。

　　1991年PCISIG（外圍部件互連專業組）成立，提出了PCI的概念Altera公司提供的軟件包：PCICompiler可以參數化地生成用于PCI接口的IP核——Megacore。該IP核包含了PCI控制電路的所有功能，完成總線協議的轉換，并將復雜的、電氣和時序要求高的PCI轉換為易于操作的本地接口邏輯。用戶可以基于其生成的IP核模塊，設計自己的外部設備接口邏輯。Altera的MegaCore包括四種類型：PCI_MT64、PCI_MT32、PCI_T64和PCI_T32。它們都具有靈活的通用接口，遵循PCI協議2.2版，嚴格的工業級驗證和多款優化FPGA?？紤]通常的PC主板都支持32位PCI，而且DMA控制器必須工作在主模式下，因此選擇了PCI_MT32，其模塊結構如圖1所示。

　　·參數化的配置寄存器：保存PCI設備的基本信息，可以通過軟件參數設定寄存器。

　　·地址數據緩存：緩存PCI總線上的地址數據。

　　·主模式接口控制模塊控制模塊：在主模式下對PCI總線的操作。

　　·從模式接口控制模塊：在從模式下對PCI總線的操作。

　　·奇偶校驗器：當校驗出錯時，生成一個報錯信號輸出到配置寄存器。

　　·本地主模式控制模塊：主模式下，控制本地邏輯的接口。

　　·本地從模式控制模塊：從模式下，控制本地邏輯的接口。

　　·本地邏輯接口模塊：控制本地端接口的地址、數據、控制、字節使能等。

　　1DMA控制器

　　針對高帶寬、低延時和大數據量的多媒體數據，設計了基于PCIcore的DMA數字衛星電視接收卡。DVB協議中的基本數據單元為192字節，因此把一次DMA傳輸的數據包定為192字節。

　　1.1DMA控制器的結構

　　DMA控制器由DMA寄存器、描述符描述符FIFO、DMA狀態機、數據通道RAM四個模塊構成，如圖2所示。

　　DMA寄存器是主機控制DMA的窗口，包括控制狀態寄存器狀態寄存器、地址寄存器、字節寄存器、中斷狀態寄存器和中斷屏蔽寄存器。描述符FIFO是一個32×256的FIFO，在鏈式DMA模式下可以暫存128組DMA的描述符。DMA狀態機是控制PCI總線數據傳輸的核心，主模式下的DMA有主模式寫和主模式讀兩種類型。主模式寫是把數據通道RAM里的數據包通過PCI總線傳送到從設備，主模式讀則讀取從設備的數據包傳送到數據通道RAM中。

　　1.2DMA寄存器

　　DMA寄存器的地址直接映射到PCI的地址空間，其基地址由PCICore中的配置寄存器Bar0決定。主機通過訪問這些寄存器來控制DMA操作。

　　·控制狀態寄存器：主機通過寄存器配置DMA狀態機，同時也可以獲得當前數據傳輸的狀態。

　　·地址寄存器：保存PCI總線地址，即DMA傳輸的目標地址。當地址寄存器完成寫操作，DMA狀態機將被啟動。

　　·字節寄存器：其初始值為一次DMA傳輸數據的大小，PCI每傳送一個數據，字節寄存器的值就減1，減到0則DMA停止傳輸。

　　·中斷狀態寄存器：為主機提供PCI設備的中斷狀態。

　　·中斷屏蔽寄存器：可以屏蔽PCI設備的中斷請求。

　　1.3DMA狀態機

　　DMA的狀態機如圖3所示。

　　·空閑狀態：狀態機無數據傳輸時默認停留在這一狀態。通過寫DMA寄存器，可啟動一次DMA傳輸。

　　·裝載寄存器狀態：當鏈式傳輸時，進入裝載寄存器狀態。將描述符FIFO中的一組描述符裝入字節寄存器和地址寄存器后，進入寄存器有效狀態。

　　·寄存器有效狀態：DMA傳輸前，如果外部FIFO中的數據已經準備好，則進入等待請求狀態。

　　·等待請求狀態：等待一個數據包從外部FIFO送入數據通道RAM，進入請求狀態。

　　·請求狀態：申請PCI總線的控制權，進入等待允許狀態。

　　·等待允許狀態：當PCI設備獲得了總線的控制權，進入準備狀態。

　　·準備狀態：當數據傳輸結束或者PCI總線終止傳輸，則進入結束狀態；當PCI總線插入等待周期，則返回等待請求狀態，重新申請總線的控制權；當PCI總線的地址期結束將要進入數據期，則進入傳輸狀態。

　　·傳輸狀態：當數據傳輸結束或者PCI總線終止傳輸，則進入結束狀態；當PCI總線插入等待周期，則返回等待請求狀態，重新申請總線的控制權；當本次數據傳輸結束，但是本次鏈式DMA沒有結束，則進入裝載寄存器狀態。

　　·結束狀態：一次DMA結束，或者一次鏈式DMA結束，狀態機進入結束狀態，同時發出中斷信號。

　　·錯誤狀態：當PCIabort、PCIsystemerror、PCIparityerror、FIFOfull等錯誤出現時，狀態機進入錯誤狀態，同時發出中斷信號。

　　1.4DMA操作流程

　　以非鏈式DMA的主模式寫為例，主機首先寫控制狀態寄存器、中斷屏蔽寄存器、字節寄存器、地址寄存器，而后狀態機啟動；當外部FIFO數據準備好，數據先傳到數據通道RAM，再以DMA方式寫到目標地址；判斷DMA是否完成或出錯，寫中斷狀態寄存器，發出中斷信號；主機收到中斷后，讀中斷狀態寄存器確定中斷類型，如果發現DMA完成，則處理數據，如果發現DMA出錯，則丟棄數據。

　　鏈式DMA可以認為是一組DMA的串連，其流程如圖4所示。其中每一次DMA的數據包大小和目標地址可以不同，直到這一組DMA結束，發出一個中斷信號。以主模式寫為例，主機首先把多組字節寄存器和地址寄存器的值寫入描

　　述符FIFO，每一組字節寄存器和地址寄存器就是一個描述符；主機再寫中斷屏蔽寄存器和控制狀態寄存器即啟動了DMA狀態機，開始鏈式的數據傳輸。

　　與非鏈式DMA相比，鏈式DMA有更多的優點，以一次寫入128個描述符的鏈式DMA為例：

　　·節省軟件的開銷。非鏈式DMA每啟動一次傳輸，只能傳一個數據包，而鏈式DMA一次寫入128組描述符，就可以傳128個數據包。非鏈式DMA一個數據包傳輸結束主機就響應一次中斷，而鏈式DMA每128個數據包傳輸結束主機響應一次中斷。鏈式DMA啟動和響應頻率降為原來的1/128，從而提高了傳輸速度。

　　·節省硬件資源。如果希望用非鏈式DMA可靠地傳輸一個大數據包，需要RAM的容量至少等于這個數據包的大小。例如非鏈式DMA一次傳128×192字節的數據，則需要192K位的存儲容量。而鏈式DMA可以把此數據包分成128次傳輸，僅使用1.5K位的存儲容量，節省RAM資源。

　　·靈活的地址管理。鏈式DMA可以對每個數據包任意分配目標地址，那么一次操作可以讀寫一個從設備的多個地址空間，甚至多個從設備的多個地址空間。

　　2設計結果

　　用VHDL編寫邏輯代碼，用ModelSim仿真，圖5是部分仿真波形：PCI的關鍵信號、DMA狀態機、DMA寄存器。這是鏈式DMA啟動寫操作時的信號變化，數據包的大小是192字節，目標基地址是0x40000104。

　　使用Altera公司的QuartusII對設計綜合，選用器件CycloneEP1C6Q240C8，綜合結果如表1所示。

　　最高時鐘頻率可以達到86.57MHz。綜合生成網表文件下載到FPGA，經過實際測試，系統運行正常。用邏輯分析儀測試PCI的關鍵信號，非鏈式DMA和鏈式DMA傳輸128個數據包的統計信息如表2所示。

　　鏈式DMA的平均數據率達到44.4Mbps，幾乎是非鏈式DMA的2倍，這主要得益于軟件響應時間的縮短。因此，對于非鏈式DMA，數據包越大數據率就越快；對于鏈式DMA，在數據包大小固定的前提下，數據包個數越多，相對響應時間會越少，數據率越快。