邏輯處理器LP采用Verilog描述，借助Model-Sim進行功能仿真，驗證模塊功能的正確性。LP單元功能仿真波形如圖2所示。

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　　圖2 LP單元功能仿真波形

　　驗證功能正確后，借助Synosys的綜合工具Synplify Pro對模塊進行綜合。綜合包括Compiling、Mapping、Optimization。綜合時將經(jīng)ModelSim。功能仿真驗證的源代碼調(diào)人Synplify Pro，執(zhí)行Compiler，編譯后，創(chuàng)建約束文件。sdc，編輯約束文件對模塊添加約束條件，包括時鐘、面積、扇人扇出、延時等，添加約束后執(zhí)行綜合，產(chǎn)生網(wǎng)表文件。EDF。根據(jù)綜合后給出的。log文件觀察Constraint文件中的約束條件是否滿足需要，例如按照給出的“Worst Path Information，修改約束以滿足Worst Path的要求。綜合完成后在Quartus Ⅱ4。0展開網(wǎng)表文件，布局布線后編譯形成。sof文件，將此文件下級到Alters Nios開發(fā)板進行驗證，驗證正確后再借助ModelSim進行時序驗證。

　　3.2 AVRIP核復(fù)用

　　AVR8位微處理器AT90S1200IP核由opencores。org提供。整個微處理器IP核包括ALU、PC、SRAM、IR、ROM、I/0，控制等”個模塊，可以分成3個單元;取指單元、執(zhí)行單元和I/0單元。指令執(zhí)行時，取指單元負責取出下一個指令，執(zhí)行單元負責執(zhí)行當前指令，而LO單元負資和外界的連接。取指單元和執(zhí)行單元組成微處理器的CPU。

　　整個AVRIP核包括許多寄存器:指令寄存器、指令備份寄存器、程序計數(shù)器、通用寄存器、存儲地址寄存器(MAR)，1/O口控制寄存器等。整個系統(tǒng)的工作就是基于這些寄存器之間的數(shù)據(jù)傳輸。設(shè)計所有的寄存器以及它們之間的組合邏輯及其連接就是系統(tǒng)的數(shù)據(jù)通道設(shè)計。控制模塊決定怎樣進行寄存器傳愉。數(shù)據(jù)通道和控制單元組成了整個微處理器。

　　對于AT90S12001P核復(fù)用，考慮到IP核在SOC中集成整合，首先須徹底了解所復(fù)用核的架構(gòu)和指令集，借助ModelSim進行功能仿真，建立Testbench平臺測試波形驗證功能的正確性，如圖3所示。編譯無誤且功能正確后借助Synplify Pro對IP核飾代碼進行邏輯綜合，如果VHDL程序正確無誤并且其編程風格符合Synplify Pro綜合要求，Synplify Pro將產(chǎn)生一個網(wǎng)表文件(。EDF文件)，再借助QuartusA4。0和ModelSim分別進行FPGA驗證和時序驗證，此過程不斷循環(huán)，直至復(fù)用的微處理器IP核沒有任何錯誤。

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　　圖3 AVRIP復(fù)用測試平臺Testbench框圖

　　4 FSPLC微處理器核SOC設(shè)計

　　4.1 SOC硬件結(jié)構(gòu)

　　根據(jù)FSPLCSOC系統(tǒng)功能定義，設(shè)計完成FSPLC微處理器硬件結(jié)構(gòu)，如圖4所示。

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　　圖4 FSPLCSOC硬件結(jié)構(gòu)框圖

　　FSPLCSOC由AT90S1200、布爾處理器BP、存儲器位接口MBI、邏輯處理器LP，CAN總線1。0接口CBI、底板總線接口BBI等6個模塊組成。AT90S1200模塊是SOC的核心，實現(xiàn)PLC指令的執(zhí)行;BP模塊由兩個位累加器和一個位邏輯堆淺BLS組成，該結(jié)構(gòu)可以有效處理IEC61131-3(國際電工委員會制訂的基于Windows編程語言標準)PLC指令表語句中復(fù)雜的嵌套邏輯運算，使運行頻率最高的位指令達到最大的執(zhí)行速度;存儲器位接口模塊由一個存儲器位尋址接口邏輯和一個8選1選擇器組成，為布爾處理器和數(shù)據(jù)存儲器之間的位訪間接口;CAN總線1。0接口CBI模塊和外部基于Atmega8515的USB-CAN適配器相連，通過此適配器FSPLC可以和其他帶有CAN接口的PLC實現(xiàn)CAN通訊;通過底板總線接口BBI模塊可以在FSPLC片外擴展模塊，最多可以達到8個，包括I/0擴展模塊、AID模塊、D/A模塊、計數(shù)模塊等。其中AT90S1200，MBI，LP，CBI，BBI模塊通過內(nèi)部總線連接，BP通過MBI模塊轉(zhuǎn)換實現(xiàn)和其他模塊的連接。