功耗過高已經成為半導體制程尺寸進一步微縮的主要障礙，并且嚴重威脅到所有電子領域的一切進展──從推動行動設備更加微型化到開發超級電腦均包含在內。

雖然根本原因在于永恆不變的物理和化學原理，但工程師們已經開發出一系列的創新技術，以用于減輕目前所面臨的問題，并可望對振興未來的芯片產業有所助益。

以下討論五種可用于降低未來IC功耗的技術。這些技術目前已經在開發中，可望共同解決未來十年內將會面臨的功耗問題。

擁抱協同設計

電子設計自動化（EDA）工具可讓設計團隊從一開始就進行協同設計，從而實現最佳化低功耗設計。事實上，業界最低功耗的處理器和系統級芯片開發人員不僅透過最佳化架構和材料來實現優勢，也采用協同設計封裝、電源、射頻電路和軟體來降低功耗，而不至于降低性能或增加成本。

“實現低功耗必須采用覆蓋技術、設計方法、芯片架構和軟體的全面性方法。”德州儀器（TI）公司設計技術與EDA部門總監DavidGreenhill表示。

TI已經使用了許多先進技術為每個子系統進行最佳化，從而為低功耗元件提升了新標準，例如打造自有的制程技術來平衡關斷模式的漏電流與主動電流性能，或使用電壓與頻率擴展技術來定義各種省電工作模式。

“第一步是從性能和功耗的觀點來確認產品的目標。一旦這些目標確定后，就可以開始采用專用的制程技術，以提供所需的性能，而不至于超出設備的功耗預算。”TI公司28nm平臺經理RandyHollingsworth指出。

EDA工具一直是實現這些更低功耗目標的關鍵，但有時需要圍繞設計迴路進行一些反覆，因為采用傳統EDA工具進行功耗估計只在接近設計周期結束時才比較精確。對于未來的IC來說，必須在設計周期初期便進行精確的功耗估算。

一些專用工具的供應商已經拾起了接力棒。例如美國加州Atrenta公司推出一款名為SpyglassPower的工具，它可采用標準的暫存器傳輸級（RTL）描述來執行功耗估計、功耗降低與驗證。這些RTL描述在較早的設計周期就能從每種主要EDA工具獲得。

“而今，工程師希望能在較早的設計周期展開功耗估計。”Atrenta公司資深工程總監PeterSuaris表示，“你不能再等到設計臨近結束時才去估計功耗。你必須在RTL級就針對功耗進行協同設計，并為設計進行改動，以便能從一開始就實現節能效果。”

Atrenta公司宣稱，其專用的節能工具能以20%以內的精密度估計最終功耗預算，而功耗降低工具還可使最終設計功耗減少達50%。

降低工作電壓

微縮芯片尺寸通常能夠降低工作電壓，從而實現節能。例如，三星公司（Samsung）最新的20nm‘綠色記憶體’芯片透過將工作電壓從1.5V降低至1.35V，以節省67%的功耗。

處理器和邏輯電路的工作電壓甚至低于記憶體元年，但工作電壓降低至1V以下時就不可避免地必須進一步改善半導體制程。IBM、英特爾（Intel）、三星、TI、臺積電（TSMC）和其他每家半導體制造商均持續改善制程，以便能在更低電壓下作業，不過，過去幾個制程世代以來的進展速度已開始減緩。

其關鍵在于電晶體導通的閾值電壓在使用不同晶圓時是不一致的，因為在更大尺寸時制程的變化可以忽略。而由于在特定電壓下關斷狀態的漏電流在不同閾值時有很大的變化，因此理想芯片實際上要使用根據其特性定制的供電電壓。

英特爾公司聲稱已具有更好的解決方案──這是該公司花費近十年時間進行完善的一種方案。英特爾采用了所謂三閘（tri-gate）的3DFinFET電晶體架構，這種架構以三維方式在電晶體通道周圍環繞三個金屬閘極，使電晶體處于這些閘極的電場之下。這種技術可以抵銷阻止工作電壓低于1V的制程變化。

“我們已經成功地展示我們的三閘電晶體結構，可將工作電壓減少到0.7V範圍，而且還能做得更低。”英特爾公司資深工程師MarkBohr指出，“這些都是具有更陡峭次閾值斜率的完全耗盡型電晶體，可以更小的漏電流更快切斷，同時以更低閾值導通電壓。”

資金雄厚的半導體制造商們專注于模擬英特爾公司的3D架構，但一些新創企業則致力于研發新型平面制程，針對缺乏時間和資金來完善3D架構的半導體制造商重啟電壓調整進程。例如SuVolta公司已經發明出一種用于標準CMOS產品線的超低電壓平面制程。

SuVolta并未使用3D閘極耗盡型電晶體，改而采用一種未摻雜通道（帶摻雜的閾值和保護帶）以避免摻雜中的變化。深度耗盡型通道制程可在標準的平面CMOS產品線上實現。

“透過使用平面深度耗盡型通道制程，我們已成功展示供電電壓可降低到0.6V，未來還能夠降得更低。”SuVolta公司技術長ScottThompson透露。