1 引言

　　為了進一步提高現有機載光電跟蹤系統在實戰環境中，針對復雜場景下快速運動目標實施實時跟蹤的魯棒性與穩定性，筆者提出以雙DSP和FPGA為核心來構建主從式超高速并行處理體系的設計思想，并研究開發了基于雙DSP的新型柔性機載實時圖像跟蹤系統。一方面，采用雙DSP體系結構實現系統任務的并行劃分使本系統具備極高的運算處理速度;另一方面，現場可編程邏輯器件FPGA的引入使系統的靈活性也得到極大的提高。而將兩者結合可使本系統充分體現新一代機載實時圖像跟蹤系統更快速、更精確、更靈活的特點。

　　2 雙DSP高速信號處理系統特點

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　　美國德州儀器公司(TI)推出的新一代數字信號處理器TMS320C6414(以下簡稱C6414)的主頻為400MHz～700MHz，其數據處理能力為3200MIPS～5760MIPS。該器件的結構框圖如圖1所示。其主要特點如下：

　　(1)DSP內核采用超長指令字(VLIW)體系結構，有8個功能單元、64個32bit通用寄存器，一個時鐘周期可同時執行8條指令，運算能力可以達到5760MIPS;

　　(2)為了使數據能滿足超高速DSP內核的需求，C6414采用了兩級超高速緩沖存儲器，即16k Byte的一級數據Cache、16k Byte的一級程序Cache和1024k Byte的數據和程序統一內存。

　　(3)增加了直接處理打包數據指令，可建立無縫的數據流，以提高指令集的效率;

　　(4)每個功能單元在硬件上都增加了附加功能，從而增強了指令集的正交性。

　　3 系統硬件設計

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　　本光電成像跟蹤系統硬件平臺由六部分組成：圖像采集與預處理模塊、同步分離模塊、FPGA邏輯控制模塊、雙DSP+雙口RAM 圖像處理模塊、異步通信模塊和圖形顯示模塊。其系統原理框圖如2所示。從圖2可以知道：紅外探測器及可見光攝像儀輸出的模擬視頻信號經多路信號選擇芯片導入之后，經箝位、放大、濾波以及去同步頭等預處理后，一路經A/D轉換器將模擬視頻轉換為8bit數字信號并導入片外視頻緩存1、2，而后等待FPGA時序控制DSP外部中斷，以便將全部緩存數據搬移到DSP片內的2級緩存，再通過系統任務劃分實現數據重組，然后分別在主從DSP進行同步并行數據處理，并將中間結果由主DSP綜合，最后在完成后續運算后給出最終匹配結果。與此同時，主DSP則通過寫圖形顯示緩存將目標匹配位置信息傳遞到外界;另一路模擬信號先導入同步分離器，然后提取行場同步信號送交FPGA作為時基，以產生系統各級時序控制信號;第三路模擬信號送給圖形疊加電路作為輸入疊加信號之一，當場正程來到時，FPGA中斷控制并讀出圖形存儲器數據，同時在FPGA片內實現讀入數據的并/串轉換后移位輸出至圖形疊加電路，此時兩路信號將會合送入視頻監視器，從而完成視頻圖像上圖形的顯示。整個系統工作期間，每隔80ms主DSP還通過異步收發器與外部上位機進行串行通信，以便系統能夠實時接收外部命令與目標參數，進而調整跟蹤系統的工作狀態。

　　3.1 圖像采集與預處理模塊

　　本系統中的多路選擇器件選用CD4052芯片。它能根據不同的工作場合來切換紅外/可見光視頻輸入;視頻預處理電路采用AD817進行視頻信號的放大，以得到更清晰的信號來進行視頻處理;A/D芯片選用AD公司的AD9225，輸出的8bit數字視頻信號送入74LS245進行數據鎖存。

　　3.2 同步分離模塊

　　系統采用一款專門的視頻同步分離器LM1881來從標準的負同步NTSC(PAL或SECAM)視頻信號中分離出有效的行/場同步信號，并將其送入FPGA以產生系統的各級邏輯控制輸出。

　　3.3 FPGA邏輯控制模塊

　　由于系統中各個芯片的功能相對獨立，要協調這些芯片的運作就需要一片起控制邏輯作用的可編程芯片，為此，筆者選用了ALTERAL公司的EPF10K30A，該芯片有246個用戶I/O口、30000個典型門、216個邏輯陣列塊、1728個邏輯單元不僅能滿足系統的控制要求，而且也可以為將來系統的功能擴展提供控制邏輯。在這個光電跟蹤系統中，FPGA主要用來完成如下幾方面的工作：

　　(1)生成A/D采樣控制時鐘，實現模擬視頻的正確采樣;

　　(2)提供字符圖形存儲器地址及片選/讀控制信號，并在場正程到來時，控制圖形數據的讀出;

　　(3)提供視頻數據緩存器地址及片選/寫控制信號，控制視頻數據的連續寫入;

　　(4)產生外部中斷4至雙DSP，當數據寫滿視頻圖像高速緩存預定空間時，控制主從DSP以將數據塊快速搬移至片內2級緩存;

　　(5)產生外部中斷7至主DSP，并在每個場逆程時刻來到時，控制主DSP擦、寫字符圖形存儲器數據;

　　(6)產生一并/串轉換電路，以將并行讀入的字符圖形數據串行移位輸出至圖形疊加電路，從而實現“+”、“□”圖形在視頻圖像上的疊加。

　　其FPGA內部結構框圖如圖3所示。

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　　圖3 FPGA內部結構框圖

　　3.4 雙DSP+雙口RAM 圖像處理模塊

　　高速并行數字信號處理電路以雙DSP為并行運算處理核心單元，并輔以雙口RAM來實現視頻圖像的高速緩存，從而完成大運算量的高速實時目標跟蹤處理任務。該并行處理系統的組成與功能分述如下：

　　a. 視頻圖像高速緩存子模塊

　　為了實現圖像的實時采集與高速處理，本系統用兩片雙口RAM組成相互獨立的視頻緩存，分別對應主/從DSP處理器。設計時選用IDT公司的3.3V 異步雙口PRAM IDT70V657，同時與DSP接口采用ASRAM方式。由于EMIF的ASRAM接口支持32Bit的數據接口，因此，利用IDT70V657構成不完全地址結構來存取數據能夠更好地實現8Bit鎖存數據與C6414的接口，而無須對DPRAM進行寬度擴展。同時亦可減少DSP讀取外部數據的時間開銷。

　　IDT70V657的大小是32K×36Bit系統采用將兩個DPRAM各劃分為前后兩個半場的方式來實現存取數據時的乒乓切換。即在系統工作的任一時刻，當對DPRAM前半場寫入數據時，使DPRAM后半場向DSP讀出數據。當前半場寫滿視頻數據時，由FPGA給DSP發出中斷信號，以通知DSP讀出DPRAM前半場所寫入數據，同時，將A/D轉換器的數據寫入DPRAM后半場緩沖空間，如此反復進行來實現數據的讀出與寫入同步操作。