用matlab來實(shí)現(xiàn)fpga功能的設(shè)計

摘要：System Generator for DSP是Xilinx公司開發(fā)的基于Matlab的DSP開發(fā)工具?熗?時也是一個基于FPGA的信號處理建模和設(shè)計工具。文章介紹了在Matlab中使用System Generator for DSP實(shí)現(xiàn)FPGA硬件設(shè)計的方法，同時給出了一個應(yīng)用實(shí)例。 
關(guān)鍵詞：Matlab；FPGA；System Generator；DSP

      近年來，在數(shù)字通信、網(wǎng)絡(luò)、視頻和圖像處理領(lǐng)域，F(xiàn)PGA已經(jīng)成為高性能數(shù)字信號處理系統(tǒng)的關(guān)鍵元件。FPGA的邏輯結(jié)構(gòu)不僅包括查找表、寄存器、多路復(fù)用器、存儲器，而且還有快速加法器、乘法器和Ｉ／Ｏ處理專用電路。FPGA具有實(shí)現(xiàn)高性能并行算法的能力，是構(gòu)成高性能可定制數(shù)據(jù)通路處理器（數(shù)字濾波、FFT）的理想器件。如Virtex-II Pro FPGA包含高性能的可編程架構(gòu)、嵌入式PowerPC處理器和3.125Gbps收發(fā)器等。
 
     但是，F(xiàn)PGA在數(shù)字信號處理領(lǐng)域的廣泛應(yīng)用受限于幾個因素。首先，DSP開發(fā)人員不熟悉硬件設(shè)計，尤其是FPGA。他們使用Matlab驗證算法，運(yùn)用Ｃ語言或匯編語言編程，通常不會使用硬件描述語言（ＶＨＤＬ或Ｖｅｒｉｌｏｇ）實(shí)現(xiàn)數(shù)字設(shè)計。其次，雖然ＶＨＤＬ語言也提供了許多高層次的語言抽象，但是基于并行硬件系統(tǒng)的ＶＨＤＬ程序設(shè)計與基于微處理器的串行程序設(shè)計有很大的不同。
     基于以上原因，Xilinx公司開發(fā)了基于Matlab的System Generator for DSP工具。System Generator for DSP是Simulink中一個基于FPGA的信號處理建模和設(shè)計工具。該工具可以將一個DSP系統(tǒng)表示為一個高度抽象的模塊，并自動將系統(tǒng)映射為一個基于FPGA的硬件方案。重要的是，該System Generator for DSP實(shí)現(xiàn)這些功能并沒有降低硬件性能。

1、System Generator for DSP的特點(diǎn)
     simulink為DSP系統(tǒng)提供了強(qiáng)有力的高層次建模環(huán)境，可大量應(yīng)用于算法開發(fā)和驗證。System Generator for DSP作為simulink的一個工具箱很好地體現(xiàn)了這些特性，同時又可以自動將設(shè)計轉(zhuǎn)換為可綜合的高效硬件實(shí)現(xiàn)方案。該硬件實(shí)現(xiàn)方案忠實(shí)于原始設(shè)計，因此設(shè)計模型與硬件實(shí)現(xiàn)在采樣點(diǎn)（在simulink中定義）是一一對應(yīng)的。通過使用Xilinx精心設(shè)計的ＩＰ（ｉｎｔｅｌｌｅｃｔｕａｌ ｐｒｏｐｅｒｔｙ）核可以使硬件方案具有較小的延遲和體積。雖然System Generator中的ＩＰ模塊是經(jīng)過功能抽象的，但是對于熟悉ＦＰＧＡ的設(shè)計者來說，該模塊也具有直接訪問底層硬件細(xì)節(jié)的能力。例如，可以指定System Generator乘法器模塊使用Ｖｉｒｔｅｘ－ＩＩ系列FPGA中的專用高速乘法器元件，用戶定義的ＩＰ模塊也能夠作為黑盒子插入系統(tǒng)之中，等等。
使用System Generator for  DSP實(shí)現(xiàn)系統(tǒng)設(shè)計的主要特點(diǎn)有：
●在simulink中實(shí)現(xiàn)FPGA電路的系統(tǒng)級建模，并自動生成硬件描述語言。
●自動生成modelsim測試程序，支持軟硬件仿真。
●支持用戶創(chuàng)建的simulink模塊。
●使用XILINX FPGA自動實(shí)現(xiàn)硬件系統(tǒng)。支持的XILINX FPGA系列包括Spartan-II,Spartan-IIE、Spar-tan-3、Virtex、Virtex-E、Virtex-II、Virtex-II PRO。
    
２、使用System Generator for DSP實(shí)現(xiàn)系統(tǒng)級建模
      傳統(tǒng)的DSP系統(tǒng)開發(fā)人員在設(shè)計一個DSP系統(tǒng)時，一般先研究算法，再使用matlab或Ｃ語言驗證算法，最后由硬件工程師在fpga或DSP上實(shí)現(xiàn)并驗證。典型的DSP系統(tǒng)設(shè)計流程如下：
（１） 用數(shù)學(xué)語言描述算法。
（２） 設(shè)計環(huán)境中使用雙精度數(shù)實(shí)現(xiàn)算法。
（３） 將雙精度運(yùn)算變?yōu)槎c(diǎn)運(yùn)算。
（４） 將設(shè)計轉(zhuǎn)換為有效的硬件實(shí)現(xiàn)。
       使用System Generator for DSP可以簡化這一過程。設(shè)計人員先在matlab中對系統(tǒng)進(jìn)行建模和算法驗證，經(jīng)過仿真后便可以直接將系統(tǒng)映射為基于ＦＰＧＡ的底層硬件實(shí)現(xiàn)方案。可用simulink提供的圖形化環(huán)境對系統(tǒng)進(jìn)行建模。System Generator for  DSP包括被稱為xukub xilinx blockset的simulink庫和模型到硬件實(shí)現(xiàn)的轉(zhuǎn)換軟件，可以將simulink中定義的系統(tǒng)參數(shù)映射為硬件實(shí)現(xiàn)中的實(shí)體、結(jié)構(gòu)、端口、信號和屬性。另外，System Generator可自動生成FPGA綜合、仿真和實(shí)現(xiàn)工具所需的命令文件，因此用戶可以在圖形化環(huán)境中完成系統(tǒng)模型的硬件開發(fā)。圖１為使用System Generator for  DSP設(shè)計系統(tǒng)的流程圖。
 
       在Matlab中，我們可以通過simulink的庫瀏覽器使用Xilinx blockset庫中的模塊，Xilinx blockset庫中的模塊可以與simulink其它庫中的模塊自由組合。Xilinx blockset庫中最重要的模塊是System Generator，利用該模塊可完成系統(tǒng)級設(shè)計到基于ＦＰＧＡ的底層硬件設(shè)計的轉(zhuǎn)換工作。可以在System Generator模塊的屬性對話框中選擇目標(biāo)ＦＰＧＡ器件、目標(biāo)系統(tǒng)時鐘周期等選項。System Generator將Xilinx blockset中的模塊映射為ＩＰ庫中的模塊，接著從系統(tǒng)參數(shù)（例如采樣周期）推斷出控制信號和電路，再將simulink的分層設(shè)計轉(zhuǎn)換為ＶＨＤＬ的分層網(wǎng)表，之后，System Generator即可調(diào)用Xilinx ＣＯＲＥ Generator和ＶＨＤＬ模擬、綜合、實(shí)現(xiàn)工具來完成硬件設(shè)計。
 
       由于一般的ＦＰＧＡ綜合工具不支持浮點(diǎn)數(shù)，因此System Generator模塊使用的數(shù)據(jù)類型為任意精度的定點(diǎn)數(shù)，這樣可以實(shí)現(xiàn)準(zhǔn)確的硬件模擬。由于smulink中的信號類型是雙精度浮點(diǎn)數(shù)，因此在xil-inx模塊和非Ｘｉｌｉｎｘ模塊之間必須插入gateway inblock和gateway inblock模塊。通常simulink中的連續(xù)時間信號在Ｇａｔｅｗａｙ Ｉｎ ｂｌｏｃｋ模塊中進(jìn)行采樣，同時該模塊也可將雙精度浮點(diǎn)信號轉(zhuǎn)換為定點(diǎn)信號，而Ｇａｔｅｗａｙ Ｏｕｔ ｂｌｏｃｋ模塊則可將定點(diǎn)信號轉(zhuǎn)換為雙精度浮點(diǎn)信號。大部分xilinx模塊能夠根據(jù)輸入信號類型推斷輸出信號的類型。如果模塊的精度參數(shù)定義為全精度，則模塊將自動選擇輸出信號類型以保證不損失輸入信號精度，并自動進(jìn)行符號位擴(kuò)展和補(bǔ)零操作。用戶也可以自定義輸出信號類型來進(jìn)行精度控制。

３、使用中需注意的問題
       在FPGA系統(tǒng)設(shè)計中，時鐘的設(shè)計十分重要。因此必須正確理解System Generator中的時鐘和ＦＰＧＡ硬件時鐘之間的關(guān)系。simulink中沒有明確的時鐘源信號，模塊在系統(tǒng)參數(shù)中定義的采樣周期點(diǎn)進(jìn)行采樣。硬件設(shè)計中的外部時鐘源對時序邏輯電路十分重要。在System Generator模塊中，通過定義simulink System period和fpga  system clock period參數(shù)可以建立simulink采樣周期和硬件時鐘間的關(guān)系，也可通過設(shè)置這些參數(shù)來改變Ｓｉｍｕｌｉｎｋ中模擬時間和實(shí)際硬件系統(tǒng)中時間的比例關(guān)系。simulink的系統(tǒng)周期一般是各模塊采樣周期的最大公約數(shù)。ＦＰＧＡ的硬件時鐘是單位為ｎｓ的硬件時鐘周期。例如，若simulink中有兩個模塊，采樣周期分別為２ｓ和３ｓ，而ＦＰＧＡ系統(tǒng)時鐘周期為10ns，則simulink系統(tǒng)周期應(yīng)該為兩個模塊采樣周期的最大公約數(shù)即為1s。這意味著simulink中的１ｓ對應(yīng)實(shí)際硬件系統(tǒng)的10ns。在生成硬件系統(tǒng)前，System Generator將自動檢查用戶定義的simulink系統(tǒng)周期參數(shù)是否與系統(tǒng)中模塊的采樣周期相沖突，如果沖突，則提示用修改Simulink系統(tǒng)周期參數(shù)。
    有些情況會導(dǎo)致System Generator模塊產(chǎn)生不確定數(shù)（NaN-not a number）。如在雙端口ram模塊中，兩個端口同時對模塊中的某一地址進(jìn)行寫操作時，該地址中的數(shù)據(jù)將被標(biāo)記為ＮａＮ。如果模塊中有不確定數(shù)出現(xiàn)，則表明該模塊的最終硬件實(shí)現(xiàn)將會有不可預(yù)測的行為，當(dāng)simulink進(jìn)行仿真時，System Generator將會捕捉該錯誤。

４、應(yīng)用實(shí)例
      圖２是一個圖像處理應(yīng)用實(shí)例的系統(tǒng)實(shí)現(xiàn)框圖。該應(yīng)用實(shí)例使用５×５的二維FIR濾波器完成圖像增強(qiáng)預(yù)處理。該系統(tǒng)將輸入圖像分別延遲０×Ｎ（Ｎ為輸入圖像寬度）、１×Ｎ、２×Ｎ、３×Ｎ、４×Ｎ個采樣點(diǎn)后輸入５個Line Buffer，數(shù)據(jù)在Line Buffer中緩存后并行輸入５個５抽頭的MAC　FIR濾波器。濾波器系統(tǒng)存儲于ＦＰＧＡ的塊ＲＡＭ中，圖像數(shù)據(jù)經(jīng)濾波器處理后輸出。圖３為Line Buffer實(shí)現(xiàn)框圖，圖４為５×５濾波器框圖。
 
 

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