??? 關鍵詞：ＦＰＧＡ Ａ／Ｄ 視頻采集

??? 現代的圖形采集技術發展迅速，各種基于ＩＳＡ、ＰＣＩ等總線的圖形采集卡已能在市場上買到，但是價格比較昂貴，并且處理功能簡單。對于特殊需要不能很好滿足，往往需要加上后續處理部分，這給特殊需要的用戶帶來了不便。采用現場可編程芯片及ＤＳＰ處理芯片構成的圖像采集系統，可以根據不同的需要進行現場編程，具有通用性好、價格相對便宜等特點。

??? 該系統采用ＰＨＩＬＩＰ公司最新推出的視頻Ａ／Ｄ芯片７１１１，將從ＣＣＤ輸出的ＰＡＬ制式的全電視信號轉換為數字信號，由ＦＰＧＡ作為采樣控制器將該八位數字信號存入片內ＲＡＭ中，隨后可根據具體需要由ＤＳＰ進行預處理，提取有用數據（數據量已很?。?，然后將所需結果經由ＩＳＡ總線交給計算機處理，完成接口功能。圖１所示為采集系統方框圖。

１ 視頻信號的Ａ／Ｄ轉化

??? 本文所研究的圖形對象是靜態的，要求采集５１２×５１２的灰度圖像，可采用ＣＣＤ攝像機進行圖像采集。ＣＣＤ的輸出為標準ＰＡＬ制式，因此需要進行Ａ／Ｄ轉化。

??? 本系統采用的ＰＨＩＬＩＰ公司的視頻Ａ／Ｄ芯片ＳＡＡ７１１１具有四路視頻輸入，抗混濾波、梳狀濾波都被集成到芯片內部，帶來了極大的方便。場同步信號ＶＲＥＦ、行同步信號ＨＲＥＦ、奇偶場信號ＲＥＳ１、像素時鐘信號ＬＬＣ２都由管腳直接引出，省去了以往的時鐘同步電路的設計，可靠性也有所提高。系統內部鎖相環技術的集成使得可靠性和設計復雜度都有極大的降低。
在７１１１中有控制字可以直接控制行同步有效時間，因此可以省略行延遲電路。

２ 邏輯控制部分

??? 本系統的核心控制部分由一片ＦＰＧＡ芯片實現。由于ＦＰＧＡ芯片具有高速、高可靠性、開發周期短的特點，并且可以根據現場的需要進行編程、可擦寫多次，因而具有極大的方便性。隨著現代工藝的提高，芯片加工的成本有了極大的降低，可靠性也有保證，芯片的大小和功耗都有極大的降低，特別是３．３Ｖ的ＦＰＧＡ是現在廠商主推的產品，并且有繼續降低的趨勢?，F代高技術的發展使得ＦＰＧＡ應用于電子設計中成為可能和必然趨勢。

??? 基于ＦＰＧＡ技術的采樣控制器要產生眾多的控制信號。當微處理器發出采樣指令時，采樣控制器在此后到來的第一個幀同步信號到來時啟動采樣，并將這幀數據存放在ＳＲＡＭ中，采樣結束后向微處理器發出采樣結束ＥＣＯ信號。采樣控制器主要實現三個邏輯功能：地址發生器；握手邏輯；ＲＡＭ寫時序。

??? （１）地址發生器由計數器及一部分Ｄ觸發器和邏輯門組成。主要具有場延遲功能和地址發生功能。由于所采圖像為５１２×５１２的正方形（這是由于系統后續處理的需要），７１１１中的輸出信號為７２０×６２５的矩形，因此需要對７１１１信號進行行延遲和場延遲。

??? 在數字量存入內存時，由于ＰＡＬ制式的全電視信號為奇、偶場分離，因此可以巧妙利用奇偶信號ＲＥＳ１作為地址線。根據ＲＥＳ１為垂直地址的高位或為地址的最高位可使圖像在內存中的樣子如同一幅圖像或分為上下兩個半場分開的圖像，如圖２所示。

??? 在存儲過程中可采用雙通道技術，即采用兩片內存同時存儲數據，則數據總線由八位升至十六位，可使對ＲＡＭ寫時序的要求降低一半。當然這需要對７１１１輸出的數字信號進行數據鎖存，使得兩位數據能夠根據同一控制信號滿足ＲＡＭ寫時序的要求，如圖３所示。

??? （２）握手邏輯是采樣控制器和ＣＰＵ之間的接口，它是由幾個Ｄ觸發器及邏輯門實現的，如圖４所示。

??? 當ＣＳ１（正脈沖）啟動采樣時，Ｄ１保存該信號，在下一個場同步脈沖到來時Ｄ２輸出高電平（即ＶＥＲ采樣使能信號）使行延遲計數器開始計數，同時使Ｄ１復位，確保不再采第二場。當延遲計數器計數到預置值時產生觸發信號ＴＲＩ（正脈沖），此時ＶＥＲ為“１”，則Ｄ３置位，輸出采樣使能信號ＳＥＮＢ（低有效）和地址選通信號ＡＢＳＷ，使后面的電路處在采樣狀態，在場同步脈沖下降沿Ｄ３翻轉，整個采樣控制電路處在不采樣狀態。Ｄ２要在下一個場同步脈沖的上升沿才變為無效。當ＳＥＮＢ變為無效時（即ＳＥＮＢ的上跳沿）觸發Ｄ４，使Ｑ有效，向ＣＰＵ發出中斷申請ＩＮＴ，ＣＰＵ可用ＣＳ２清除這個中斷信號。

??? （３）ＲＡＭ寫時序電路可根據芯片對寫操作的具體要求來設計。系統采樣頻率為１３．５ＭＨｚ?即７４．１ｎｓ），采用雙通道技術可使寫時序降低一半，寫頻率為１３．５／２＝６．７５ＭＨｚ?即１４８．２ｎｓ）。ＳＡＡ７１１１提供了２７ＭＨｚ的晶振頻率，則四個時鐘周期完成一個寫操作，時序的最小時間單位為１８．５ｎｓ（半個周期）。根據ＲＡＭ寫操作的要求，可以設計各種控制信號（ＷＥ、ＨＳ、ＶＳ、ＣＳ、ＳＥＮＢ）、時鐘信號（ＣＬＫ）、地址信號和數據信號之間的關系。本系統采用的ＲＡＭ為ＩＳ６１Ｃ１０２４，可以滿足系統需要。

??? 采樣控制器擔負著重要的作用，是整個系統的核心；而同步控制邏輯又是采樣控制器的控制核心。同步邏輯起著協調行、場同步信號、地址計數時鐘、ＳＲＡＭ寫信號、采樣數據鎖存信號之間的時間關系、保證ＳＲＡＭ寫操作時各信號的時序配合。由于采樣頻率高達１３．５ＭＨｚ，因此在硬件實現過程中需要不斷地模擬與仿真，有時要調整整個邏輯電路，計算延遲時間，解決電路中存在的競爭與冒險等等，這些都需要系統的可修改性好，具備可編程的特點。基于ＦＰＧＡ技術的ＡＳＩＣ設計滿足了上述要求，發揮了現場可編程的特點，降低了設計成本，縮短了開發時間，因此系統開發十分方便。

３ ＤＳＰ處理技術

??? 在此采集系統中，基于ＤＳＰ的圖像處理技術也得到了應用，特別是在圖像的模式識別問題上充分發揮了ＤＳＰ的硬件結構和具有特色的編程指令。圖像模式識別的典型算法是卷積運算，也即乘累加，正好發揮ＤＳＰ軟、硬件的特長。傳統的處理方法是基于計算機的硬件和軟件的，計算機完成一次乘累加運算需要１１個機器周期，而ＤＳＰ完成同樣的運算只需１個機器周期。本系統采用ＤＳＰ芯片實現圖像的模式識別，提高了處理速度，解決了圖像處理過程中由于圖像識別速度慢而影響整個圖像的處理流程，解決了實際問題，收到了良好的效果。