摘要：介紹模擬峰值電壓的檢測方式，敘述基于Verilog-HDL與高速A/D轉換器相結合所實現的數字式快速軸承噪聲檢測方法，給出相關的Verilog-HDL主模塊部分。

關鍵詞：峰值檢測 傳感器 Verilog-HDL A/D轉換器

引言

在軸承生產行業中，軸承振動噪聲的峰值檢測是一項重要的指標。以往，該檢測都是采用傳統的模擬電路方法，很難做到1：1地捕捉和保持較窄的隨機波形的最大正峰值。本文敘述了基于Verilog-HDL與高速A/D轉換器相結合所實現的快速軸承噪聲檢測方法。

1 振動噪聲電壓峰值檢測方案的確定

1.1 軸承振動噪聲的產生及檢測

圖1是軸承振動噪聲電壓峰值檢測系統的示意圖。由于加工設備、技術、環境等因素的影響，生產的軸承都程度不同地帶有傷疤。圖1中，假設某待測軸承有一處傷疤。由于傷痕的存在，軸承在轉動過程中，傷疤將與滾珠產生摩擦，從而表現在軸承整個產生微小的振動。這一振動通過加速度傳感器輸出電壓信號，經電荷放大器、峰值檢測后，即后得到振動噪聲的峰值電壓。圖2給出了在有傷疤情況下的傳感器輸出電壓波形。

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1.2 模擬式的峰值電壓保持電路

以往的軸承振動噪聲峰值電壓檢測，均采用了模擬式的峰值電壓檢測法。圖3示出了由采樣保持電路LF398H構成的該類檢測電路。當噪聲電壓到來后，采樣信號跟隨模擬信號電壓到峰值處，之后采樣脈沖消失，電路處于保持狀態。保持電容C上即存儲了模擬信號的峰值電壓Vm。要想較快地跟隨輸入電壓Vin的變化，保持電容C的容量就應相對減小；而C的相對減小，又會導致在保持電壓期間，輸出電壓Vout的下降速率加快。這兩者相互矛盾，從而使這種電路難以達到較高的性能。

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1.3 數字式的峰值電壓檢測

模擬式的峰值檢測電路不易做到高速采樣。采橋保持電路經長期使用后，多方面的性能會發生明顯變化，且不易批量化生產；而由數字電路組成的系統可以做到結構簡單、調試方便，長期使用不會導致系統性能指標的下降。圖4是一種數字式的峰值檢測系統的組成方案。它由A/D轉換部分和數字電壓的峰值檢測部分組成，接口電路內含微處理器，負責與微機進行數據通信和接收來自微機的控制信號，并控制檢測系統的工作。根據應用對象的不同，A/D轉換器的采樣速率可高達上百Msps[1]，并可自帶采樣保持電路。與A/D轉換器相接的數字電壓峰值檢測電路可采用FPGA，其工作速度也中達上百Msps。因此，在信號的處理速度方面兩者都是優于傳統的模擬電路方式的。

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2 基于Verilog-HDL的峰值電壓檢測方案

2.1 邏輯功能的設計

圖5給出了數字電壓峰值檢測框圖。圖中除了A/D轉換器外，虛線部分所示均為FPGA組成的功能模塊。其功能由Verilog-HDL（HDL：硬件描述語言）來實現[2]。工作原理如下：由A/D轉換器取得的數字電壓送入數據緩沖模塊GET_DATA，GET_DATA中的數據與來自數據存儲模塊DATA_MEM中的數據都送入數據比較模塊DATA_COMP進行比較。如果X端的數據大于Y端的數據，比較標志模塊產生標志信號，同時該信號將X端的數據打入數據存儲模塊DATA_MEM中（系統復位后，DATA_MEM中的數據為最小值0），進而實現了保持2個數據中較大的一個功能。當振動噪聲電壓經A/D轉換器轉換成數字電壓后，數據存儲模塊便依A/D轉換的次數做相應次的比較，最終將噪聲電壓的峰并保持下來。VDOUT為數字式的峰值輸出電壓。

僅有圖5的邏輯功能框圖還不能方便地用Verilog-HDL來描述。為此將其進一步細化為圖6所示的形式。圖6中虛線框內的功能由XC9572（Xilinx公司的產品）實現。圖6中，Vin為模擬電壓的輸入，VDOUT為數字峰值電壓的輸出，VDOUT、RB1、RB21均與接口電路相接，RB1、RB2受微機的控制。

2.2 時序圖

圖7為圖6所示邏輯電路的時序圖。按照軸承檢測的工藝，當系統復位RB2、啟動脈沖RB1到來后，經0.7s的延時，便產生1個寬度為1s的門脈沖G_P。在此期間，A/D轉換器連續轉換的數據送入數據緩沖器GET_DATA，之后進行數字信號的峰值檢測和保持。A/D轉換器在此采用MAX120。該轉換器的分辨率為12bit，轉換時間為1.6μs。

2.3 邏輯仿真

在硬件電路實現之前，用Verilog-HDL對圖6所示的邏輯電路進行了仿真，圖8即為仿真結果。從仿真結果中可以看出，系統復位后，D_OUT（VDOUT）輸出為0，在1s門脈沖G_P有效期間，GET_DATA接收時鐘GET_DATA_CLK。此間來自A/D轉換器的數字電壓（分別為FROM_ADC=10、15、18、17、4、6、2）相繼輸入至GET_DATA。由于這期間的最大值為FROM_ADC=18，故有D_OUT=18。在門脈沖G_P無效期間，即使有數據FROM_ADC=11輸入，仍有D_OUT=0。

2.4 Verilog-HDL主模塊

限于篇幅，這里只將本系統所涉及到的Verilog-HDL的主模塊部分列出：

Module PK_SEL(BUSY,RB1,RB2,FROM_ADC,D_OUT,P_OUT);

input BUSY,RB1,RB2;

output P_OUT;

input [11:0]FROM_ADC;

output [11:0]D_OUT;

wire [11:0]TO_COM;

wire GET_DATA_CLK;

//產生秒脈沖

CNT100 F_4kHz （RB1,BUSY,F_4k）； //分頻

CNT100 F_37Hz （RB1，F_4k，F_37）； //分頻

DELAY_P1 START_DLY （RB2，RB1，F_7，DLY_05S）； //延時0.7s

DELAY_P2 GENE_SPB （RB2，DLY_05S，F_7，SPB）； //延時1s

GETE_GENE GENE_GP （G_P，DLY_05S&RB2，SPB）； //1s的門脈沖

Assign P_OUT=G_P;

//ADC數據最大值的比較和檢測

assign GET_DATA_CLK=～BUSY & G_P;

DFF12 GET_DATA（GET_DATA_CLK，FROM_ADC，TO_COM, ～SPB & RB2); //獲取ADC數據

COMP_D DATA_COMP（TO_COM，D_OUT，D_S）； //數據比較

DFF12 DATA_MEM（BUSY & D_S，TO_COM，D_OUT，RB1 & RB2）； //數據存儲

endmodule

結束語

與模擬式的峰值電壓檢測方式相比，數字式的檢測方式有著結構簡單、系統開發周期短等優點，而采用Verilog-HDL可以方便地實現欲有的功能。筆者設計開發的該系統用在了大連科匯軸承儀器有限公司生產的S0910-3型軸承振動測量儀中，并于2001年6月在上海的國際軸承及裝備博覽會上引起了同行的關注。