FPGA設計的高速FIFO電路技術

本文主要介紹高速FIFO電路在數據采集系統中的應用，相關電路主要有高速A/D轉換器、FPGA、SDRAM存儲器等。圖1為本方案的結構框圖。在大容量高速采集系統項目的開發過程中，FPGA作為可編程邏輯器件，設計靈活、可操作性強，是高速數字電路設計的核心器件。由于FPGA內嵌存儲器的容量有限，通常不能夠滿足實際設計電路的需求，需要外接SRAM、SDRAM、磁盤陣列等大容量存儲設備。

A/D輸出的數據流速度快，經過FPGA降速后，位數寬，速度仍然很高，不能直接存儲到外部存儲器。在設計時，要經過FIFO緩存，然后才能存儲到外部存儲器。本設計的FIFO容量小、功能強，充分利用了FPGA內部FIFO電路的特點，結合實際電路，優化了整個電路模型的設計。

　　異步FIFO生成

　　FIFO占用的內存資源為FPGA內嵌的block RAM，由Xilinx公司提供的ISE開發平臺自動生成。讀寫時鐘有通用時鐘和獨立時鐘可選，我們采用獨立時鐘，rd_clk和wr_clk獨立，為了保證在高速采集時數據不丟失，rd_clk頻率不低于wr_clk。FIFO讀模式采用標準FIFO，每次啟動采集時都要對FIFO進行復位，為異步復位，初始化內部指針和輸出寄存器。在FIFO生成過程中，我們啟用almost_full 和almost_empty選項，以及prog_full 和prog_empty選項，prog_full和prog_empty要進行參數設置，具體設置參數如圖2所示。

　　FIFO接口信號定義

　　根據FIFO的生成過程，在圖3中給出了讀寫時鐘域的信號定義，所有的在寫時鐘域的輸入信號都必須經過寫時鐘同步，所有的在讀時鐘域的輸入信號都要經過讀時鐘同步。信號經過時鐘同步后，可以確保在讀寫過程中不會出現亞穩態，導致讀寫操作出現錯誤。

下面對讀寫時鐘域定義信號給予說明：

　　rst:復位信號，高有效，異步復位，每次啟動采集都要首先對FIFO進行復位;

　　wr_clk：寫時鐘;

　　wr_en：與寫時鐘同步;

　　din：輸入數據總線;

　　rd_clk:讀時鐘;

　　dout：輸出數據總線;

　　full：FIFO全滿標志;

　　empty：FIFO全空標志;

　　almost_full：高有效，如果為高電平，在寫一個數據FIFO將全滿;

　　almost_empty：高有效，如果為高電平，在讀一個數據FIFO將全空;

　　prog_full：可編程滿標志，根據需要，可以設定FIFO內部有多少數據，該標志信號有效;

　　prog_empty：可編程空標志，根據需要，可以設定FIFO內部有多少數據，該標志信號有效;

　　wr_data_count：說明FIFO內部已經寫了多少數據;

　　rd_data_count：說明FIFO內部有多少數據可以讀。

　　FIFO控制電路設計

　　實際電路設計不考慮讀寫時鐘的頻率和相位的異同，讀寫時鐘域的電路基于同步電路設計的理念來進行設計，在設計過程中，滿足讀時鐘頻率不低于寫時鐘頻率即可。在圖4中給出了FIFO控制電路的流程圖，下面將對低速傳輸和高速傳輸進行詳細介紹。

　　低速采集數據傳輸過程

　　在圖5給出了低速采集時傳輸周期時序仿真時序圖，在低速采集時，寫時鐘頻率小于讀時鐘，每次觸發長度為FIFO長度的一半。采集結束即剩余數據傳輸的長度不到FIFO的一半。根據prog_full的設置，在prog_full有效，同時采集門控信號有效時啟動觸發請求，由于prog_full為寫時鐘域信號，必須要經過rd_clk同步，源代碼如下：

　process(rd_clk,acq_start_rst)
　　begin
　??? if acq_start_rst=’1’then
　　?????? prog_full_dly<=’0’;
　?????????????? prog_full_dly1<=’0’;
?? elsif rd_clk’event and rd_clk=’1’
?? then
?????????? if acq_gate= ’1’ then?
???????????????? prog_full_dly<=prog_full;
???????????????? prog_full_dly1<=prog_
???????????????? full_dly;
else
?? prog_full_dly<=’0’;
　? prog_full_dly1<=’0’;?
　end if;
end if;
end process;

　　當FIFO半滿時觸發讀請求有效，acq_frame_l為低電平，啟動采集數據傳輸請求，地址和數據同時有效，sdram控制器給出應答信號acq_trdy_l，長度由FIFO讀寫控制電路決定，觸發一次的長度為32，即FIFO半滿的長度，傳輸完畢，給出傳輸結束標志信號acq_blast，一次傳輸周期結束。采集門控信號結束后，FIFO剩余數據長度不足32，這時候啟動門控結束傳遞進程，觸發結束標志由almost_empty決定，當alomost_empty有效時，停止觸發。

高速采集數據傳輸過程

　　在高速采集時，讀時鐘頻率等于寫時鐘頻率，當啟動觸發傳輸時，觸發傳輸長度為門控信號長度，直到將FIFO內部數據傳輸完畢，觸發結束標志由almost_empty決定，當alomost_empty有效時，停止觸發傳輸，觸發傳輸過程如圖6所示。

　　結語

　　采用高速異步FIFO作為數據采集緩存，應用范圍十分廣泛。特別是在高速數據采集系統中，在外接存儲器時，采集數據首先要經過緩存才能存入外部存儲器，采用FPGA自生成FIFO就能夠滿足要求。本方案充分利用FIFO的特點，通過控制電路優化設計，解決了讀寫時鐘的異同問題，提高了電路的工作效率。

　　參考文獻：

　　[1] John F W. 數字設計原理與實踐[M]. 北京：機械工業出版社, 2003

　　[2] 候伯亨, 顧新. VHDL硬件描述語言與電路設計[M]. 西安：西安電子科技大學出版社, 1997

　　[3] Virtex-5 FPGA User Guide, Xilinx

　　[4] 雷海衛, 劉俊. FPGA中軟FIFO的設計與實現[J]. 微計算機信息, 2008,24(2):207-209

　　[5] 于海, 樊曉椏. 基于FPGA異步FIFO的研究與實現[J]. 微電子學與計算機, 2007,24(3):210-216