在這種一體化的設(shè)計環(huán)境中，開發(fā)人員終于能夠充分發(fā)揮 FPGA 的靈活性了。例如在典型的環(huán)境中，物理硬件組件的大多數(shù)實際放置位置會造成 FPGA 與外設(shè)的連接極為復(fù)雜，而這一方面也是高密度 BGA 封裝造成的問題。解決方法之一就是在 FPGA 內(nèi)部來解決部件之間布線的復(fù)雜性，通過 FPGA 可重新配置的引腳和內(nèi)部布線功能來實現(xiàn)板上連接線路的戰(zhàn)略安排。

　　我們在這里用 FPGA 的引腳再分配和內(nèi)部布線功能解決板上布線難題，還有可能減少板上空間占用和層數(shù)要求。這一理念同樣依賴于平臺級的軟硬件與 FPGA 開發(fā)環(huán)境，只有這樣才能支持硬件與 FPGA 域之間的智能和自動引腳交換。

　　此外，這種一體化設(shè)計方案還將實施可提升設(shè)計流程抽象程度的全局軟件系統(tǒng)變成了一種可能，如可采用圖表或圖形化嵌入式設(shè)計方法，實現(xiàn)軟硬件域的同步。由于數(shù)據(jù)已經(jīng)作為貫穿于一體化設(shè)計環(huán)境所有域的統(tǒng)一實體而存在，所以與采用一系列獨立工具的系統(tǒng)不同的是，單個域中較高級的設(shè)計抽象不會增加設(shè)計數(shù)據(jù)流的復(fù)雜性。

　　這種設(shè)計抽象的自然延伸的目的是實施軟件元素與其所依附硬件能有效分離的高級嵌入式層。這些插入的層實現(xiàn)了處理器與其他硬件(如內(nèi)存和外設(shè))之間接口的標(biāo)準(zhǔn)化，因而無需再考慮 I/O 配置和總線系統(tǒng)的底層硬件復(fù)雜性問題。無論是進(jìn)行傳統(tǒng)設(shè)計更新、不同產(chǎn)品模式配置、現(xiàn)有 IP 重用，還是執(zhí)行生產(chǎn)后期升級，F(xiàn)PGA 設(shè)計的再配置都將成為一個更簡單、更低風(fēng)險的過程。

　　在實踐中，采用 Wishbone 總線架構(gòu)、基于庫的 FPGA 內(nèi)核可同時支持處理器和外設(shè)。通過有效“包裹”器件，使其在架構(gòu)上等同于其他處理器，該內(nèi)核可以提取處理器接口，從而能夠根據(jù)需要修改處理器，而不會影響與其相連的外設(shè)，或者造成設(shè)計方案的被迫大幅修改。除了基于 FPGA 的“軟”器件之外，上述理念還可擴(kuò)展適用于混合型硬內(nèi)核處理器、外部處理器以及片外獨立外設(shè)和存儲器器件。

　　新一代 FPGA 設(shè)計

　　本文介紹的一體化高級設(shè)計方法是通過發(fā)揮 FPGA 主機(jī)的可再編程功能實現(xiàn)的。所有應(yīng)用的層和接口以及功能設(shè)計本身都自動包含在 FPGA 系統(tǒng)中。因此，與適用于“固定”ASIC 類 SoC 設(shè)計的傳統(tǒng)流程不同，功能相當(dāng)?shù)母呒?FPGA 能在不嚴(yán)重影響設(shè)計方案其他部分的情況下動態(tài)探索不同的硬件設(shè)計選擇。