同步電路的速度是指同步系統時鐘的速度,同步時鐘愈快,電路處理數據的時間間隔越短,電路在單位時間內處理的數據量就愈大。假設Tco是觸發器的輸入數據 被時鐘打入到觸發器到數據到達觸發器輸出端的延時時間;Tdelay是組合邏輯的延時;Tsetup是D觸發器的建立時間。假設數據已被時鐘打入D觸發 器,那么數據到達第一個觸發器的Q輸出端需要的延時時間是Tco,經過組合邏輯的延時時間為Tdelay,然后到達第二個觸發器的D端,要希望時鐘能在第 二個觸發器再次被穩定地打入觸發器,則時鐘的延遲必須大于Tco+Tdelay+Tsetup,也就是說最小的時鐘周期Tmin =Tco+Tdelay+Tsetup,即最快的時鐘頻率Fmax =1/Tmin。FPGA開發軟件也是通過這種方法來計算系統最高運行速度Fmax。因為Tco和Tsetup是由具體的器件工藝決定的,故設計電路時只 能改變組合邏輯的延遲時間Tdelay,所以說縮短觸發器間組合邏輯的延時時間是提高同步電路速度的關鍵所在。由于一般同步電路都大于一級鎖存,而要使電 路穩定工作,時鐘周期必須滿足最大延時要求。故只有縮短最長延時路徑,才能提高電路的工作頻率。可以將較大的組合邏輯分解為較小的N塊,通過適當的方法平 均分配組合邏輯,然后在中間插入觸發器,并和原觸發器使用相同的時鐘,就可以避免在兩個觸發器之間出現過大的延時,消除速度瓶頸,這樣可以提高電路的工作 頻率。這就是所謂"流水線"技術的基本設計思想,即原設計速度受限部分用一個時鐘周期實現,采用流水線技術插入觸發器后,可用N個時鐘周期實現,因此系統 的工作速度可以加快,吞吐量加大。注意,流水線設計會在原數據通路上加入延時,另外硬件面積也會稍有增加。
8:時序約束的概念和基本策略?
時序約束主要包括周期約束,偏移約束,靜態時序路徑約束三種。通過附加時序約束可以綜合布線工具調整映射和布局布線,是設計達到時序要求。
附加時序約束的一般策略是先附加全局約束,然后對快速和慢速例外路徑附加專門約束。附加全局約束時,首先定義設計的所有時鐘,對各時鐘域內的同步元件進行分 組,對分組附加周期約束,然后對FPGA/CPLD輸入輸出PAD附加偏移約束、對全組合邏輯的PAD TO PAD路徑附加約束。附加專門約束時,首先約束分組之間的路徑,然后約束快、慢速例外路徑和多周期路徑,以及其他特殊路徑。
9:附加約束的作用?
作用:1:提高設計的工作頻率(減少了邏輯和布線延時);2:獲得正確的時序分析報告;(靜態時序分析工具以約束作為判斷時序是否滿足設計要求的標準,因 此要求設計者正確輸入約束,以便靜態時序分析工具可以正確的輸出時序報告)3:指定FPGA/CPLD的電氣標準和引腳位置。
10:FPGA設計工程師努力的方向:
SOPC, 高速串行I/O,低功耗,可靠性,可測試性和設計驗證流程的優化等方面。隨著芯片工藝的提高,芯片容量、集成度都在增加,FPGA設計也朝著高速、高度集 成、低功耗、高可靠性、高可測、可驗證性發展。芯片可測、可驗證,正在成為復雜設計所必備的條件,盡量在上板之前查出bug,將發現bug的時間提前,這 也是一些公司花大力氣設計仿真平臺的原因。另外隨著單板功能的提高、成本的壓力,低功耗也逐漸進入FPGA設計者的考慮范圍,完成相同的功能下,考慮如何 能夠使芯片的功耗最低,據說altera、xilinx都在根據自己的芯片特點整理如何降低功耗的文檔。高速串行IO的應用,也豐富了FPGA的應用范 圍,象xilinx的v2pro中的高速鏈路也逐漸被應用。 總之,學無止境,當掌握一定概念、方法之后,就要開始考慮FPGA其它方面的問題了。
11:對于多位的異步信號如何進行同步?
對以一位的異步信號可以使用“一位同步器進行同步”,而對于多位的異步信號,可以采用如下方法:1:可以采用保持寄存器加握手信號的方法(多數據,控制, 地址);2:特殊的具體應用電路結構,根據應用的不同而不同 ;3:異步FIFO。(最常用的緩存單元是DPRAM)
12:FPGA和CPLD的區別?
ASIC:專用集成電路,它是面向專門用途的電路,專門為一個用戶設計和制造的。根據一個用戶的特定要求,能以低研制成本,短、交貨周期供貨的全定制,半定制集成電路。與門陣列等其它ASIC(ApplicaTIon Specific IC)相比,它們又具有設計開發周期短、設計制造成本低、開發工具先進、標準產品無需測試、質量穩定以及可實時在線檢驗等優點。
CPLD FPGA
內部結構 Product-term Look-up Table
資源類型 組合電路資源豐富 觸發器資源豐富
集成度 低 高
使用場合 完成控制邏輯 能完成比較復雜的算法
速度 慢 快
其他資源 - PLL、RAM和乘法器等
保密性 可加密 一般不能保密
13:鎖存器(latch)和觸發器(flip-flop)區別?
電平敏感的存儲期間稱為鎖存器。可分為高電平鎖存器和低電平鎖存器,用于不同時鐘之間的信號同步。
有交叉耦合的門構成的雙穩態的存儲原件稱為觸發器。分為上升沿觸發和下降沿觸發。可以認為是兩個不同電平敏感的鎖存器串連而成。前一個鎖存器決定了觸發器的建立時間,后一個鎖存器則決定了保持時間。
14:FPGA芯片內有哪兩種存儲器資源?
FPGA芯片內有兩種存儲器資源:一種叫block ram,另一種是由LUT配置成的內部存儲器(也就是分布式ram)。Block ram由一定數量固定大小的存儲塊構成的,使用BLOCK RAM資源不占用額外的邏輯資源,并且速度快。但是使用的時候消耗的BLOCK RAM資源是其塊大小的整數倍。
15:什么是時鐘抖動?
時鐘抖動是指芯片的某一個給定點上時鐘周期發生暫時性變化,也就是說時鐘周期在不同的周期上可能加長或縮短。它是一個平均值為0的平均變量。
16:FPGA設計中對時鐘的使用?(例如分頻等)
FPGA芯片有固定的時鐘路由,這些路由能有減少時鐘抖動和偏差。需要對時鐘進行相位移動或變頻的時候,一般不允許對時鐘進行邏輯操作,這樣不僅會增加時 鐘的偏差和抖動,還會使時鐘帶上毛刺。一般的處理方法是采用FPGA芯片自帶的時鐘管理器如PLL,DLL或DCM,或者把邏輯轉換到觸發器的D輸入(這 些也是對時鐘邏輯操作的替代方案)。
17:FPGA設計中如何實現同步時序電路的延時?
首先說說異步電路的延時實現:異步電路一半是通過加buffer、兩級與非門等(我還沒用過所以也不是很清楚),但這是不適合同步電路實現延時的。在同步 電路中,對于比較大的和特殊要求的延時,一半通過高速時鐘產生計數器,通過計數器來控制延時;對于比較小的延時,可以通過觸發器打一拍,不過這樣只能延遲 一個時鐘周期。
18:FPGA中可以綜合實現為RAM/ROM/CAM的三種資源及其注意事項?
三種資源:block ram;觸發器(FF),查找表(LUT);
注意事項:1:在生成RAM等存儲單元時,應該首選block ram 資源;其原因有二:第一:使用block ram等資源,可以節約更多的FF和4-LUT等底層可編程單元。使用block ram可以說是“不用白不用”,是最大程度發揮器件效能,節約成本的一種體現;第二:block ram是一種可以配置的硬件結構,其可靠性和速度與用LUT和register構建的存儲器更有優勢。2:弄清FPGA的硬件結構,合理使用block ram資源;3:分析block ram容量,高效使用block ram資源;4:分布式ram資源(distribute ram)
19:Xilinx中與全局時鐘資源和DLL相關的硬件原語:
常用的與全局時鐘資源相關的Xilinx器件原語包括:IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。關于各個器件原語的解釋可以參考《FPGA設計指導準則》p50部分。
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