低功耗設(shè)計(jì)技術(shù)

　　工程師可以搜索到很多降低FPGA設(shè)計(jì)功耗的貼士和技術(shù)，首選是用專(zhuān)用的硬件模塊而不是在CLB中執(zhí)行相同的裸機(jī)。為了減少功耗，你必須在設(shè)計(jì)中想法設(shè)法尋找可能存在的方法。這允許你去用到一個(gè)盡可能小的設(shè)備，同時(shí)減低靜態(tài)功耗。

　　用專(zhuān)用的硬核模塊是降低靜態(tài)和動(dòng)態(tài)功率的一個(gè)最重要的方法，同時(shí)這樣也能夠輕易滿(mǎn)足時(shí)間需求。因?yàn)橄鄬?duì)于一個(gè)等效的CLB邏輯，硬核的晶體管數(shù)量遠(yuǎn)遠(yuǎn)比CLB少，因此它能夠降低靜態(tài)功耗。

　　按照通常的做法，你可以嘗試去推斷出盡可能多的資源。你可以通過(guò)代碼或者在限制文檔中

　　為FPGA構(gòu)造或者硅資源獨(dú)自或作為一個(gè)整體控制推斷資源量。為了安裝特定的資源，你同樣可以影響Xilinx的 CORE Generator 工具去自定義專(zhuān)用硬件。

　　除此之外，你可以為其他不顯著的任務(wù)明智地采用不會(huì)被用到的硬核。DSP48 slice如倍頻器、加法器/累加器、邏輯比較器、模式適配器和計(jì)數(shù)器那樣處理很多邏輯功能。你可以將block RAMs當(dāng)作狀態(tài)機(jī)、數(shù)學(xué)函數(shù)、ROMS和邏輯查找表使用。

　　控制信號(hào)的最佳使用

　　控制信號(hào)（如時(shí)鐘、設(shè)置、復(fù)位、時(shí)鐘啟動(dòng)等的控制同步基礎(chǔ)信號(hào)）的使用會(huì)影響設(shè)備的密度、利用率和性能。遵循一些指導(dǎo)會(huì)幫你將功率影響降到最低。

　　首先，避免在一個(gè)累加寄存器或鎖存器上使用一個(gè)設(shè)置和復(fù)位。Xilinx FPGA的觸發(fā)器支持異步和同步設(shè)置和復(fù)位控制。然而，底層觸發(fā)器本身每次只能執(zhí)行設(shè)置、復(fù)位、預(yù)設(shè)值或者清除。在RTL編碼里面編進(jìn)多于一個(gè)的功能則會(huì)造成執(zhí)行一個(gè)用觸發(fā)器SR端口的狀態(tài)，其他狀況則是用結(jié)構(gòu)邏輯，這樣就會(huì)用到更多的FPGA資源。

　　如果其中的一個(gè)條件是同步，其他的是異步，那么異步狀態(tài)將會(huì)是唯一一個(gè)利用SR端口執(zhí)行的，同時(shí)同步狀態(tài)則用結(jié)構(gòu)邏輯實(shí)現(xiàn)。總之，最好避免多于一個(gè)狀態(tài)。此外，如果觸發(fā)器的SR端口是同步或者異步，四個(gè)觸發(fā)器在同意情況下確認(rèn)的時(shí)候，只有一個(gè)產(chǎn)生作用。

　　除此之外，用高邏輯電平控制信號(hào)，寄存器的控制端口是高電平。不建議在FPGA設(shè)計(jì)中用地邏輯電平復(fù)位。因?yàn)榈瓦壿嬰娖叫盘?hào)在可以直接驅(qū)動(dòng)寄存器的控制端口之前需要倒置，因此它們用到更多查找表。這個(gè)倒置必須通過(guò)一個(gè)LUT完成，因此會(huì)占去一個(gè)LUT輸入。

　　因此，低邏輯電平控制信號(hào)可能導(dǎo)致更長(zhǎng)的執(zhí)行時(shí)間，同時(shí)會(huì)引致設(shè)備的利用率變低，這會(huì)影響時(shí)序和功耗。

　　在HDL編碼或者具體元器件中盡可能用到高邏輯電平控制信號(hào)。當(dāng)在設(shè)計(jì)的時(shí)候不能夠控制一個(gè)控制性信號(hào)的極性，你應(yīng)該在編碼的最高層反置信號(hào)。I/O邏輯會(huì)執(zhí)行沒(méi)有用到任何額外FPGA邏輯的反相器，因此會(huì)達(dá)到最優(yōu)的利用、性能和功率。