cordic算法verilog實現（復雜版） - 全文

module cordic (clk,rst_n,ena,phase_in,sin_out,cos_out,eps);

parameter DATA_WIDTH=8;?

parameter PIPELINE=8;?

input? ???clk;?

input? ???rst_n;?

input? ???ena;?

input??[DATA_WIDTH-1:0]? ?? ?? ?phase_in;?

output [DATA_WIDTH-1:0]??sin_out;? ?

output [DATA_WIDTH-1:0]??cos_out;?

output [DATA_WIDTH-1:0]??eps;?

reg? ? [DATA_WIDTH-1:0]??sin_out;?

reg? ? [DATA_WIDTH-1:0]??cos_out;?

reg? ? [DATA_WIDTH-1:0]??eps;?

reg? ? [DATA_WIDTH-1:0]??phase_in_reg;?

reg? ?? ???[DATA_WIDTH-1:0]? ???x0,y0,z0;?

reg? ?? ???[DATA_WIDTH-1:0]??x1,y1,z1;?

reg? ?? ???[DATA_WIDTH-1:0]??x2,y2,z2;?

reg? ?? ???[DATA_WIDTH-1:0]??x3,y3,z3;?

reg? ?? ???[DATA_WIDTH-1:0]??x4,y4,z4;?

reg? ?? ???[DATA_WIDTH-1:0]??x5,y5,z5;?

reg? ?? ???[DATA_WIDTH-1:0]??x6,y6,z6;?

reg? ?? ???[DATA_WIDTH-1:0]??x7,y7,z7;?

reg? ?? ???[1:0]? ?quadrant[PIPELINE:0];?

integer i;?

//get real quadrant and map to first_n quadrant?

always@(posedge clk or negedge rst_n)?

begin?

? ?? ???if(!rst_n)?

? ?? ?? ?? ?? ?phase_in_reg<=8'b0000_0000;?

? ?? ???else?

? ?? ?? ?? ?? ?if(ena)?

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? ?? ?? ?? ?? ?? ?? ?? ?? ?? ? case(phase_in[7:6])?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???2'b00:phase_in_reg<=phase_in;?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???2'b01:phase_in_reg<=phase_in-8'h40;??//-pi/2?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???2'b10:phase_in_reg<=phase_in-8'h80;??//-pi?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???2'b11:phase_in_reg<=phase_in-8'hc0;??//-3pi/2?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???default:;?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???endcase?

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end?

always@(posedge clk or negedge rst_n)?

begin?

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? ?? ?? ?? ?? ?? ?? ???z0<=8'b0000_0000;?

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? ?? ?? ?? ?? ?? ?? ???begin?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ? x0<=8'h4D;??//define aggregate constant Xi=1/P=1/1.6467=0.60725 (Xi=2^7*P+8'h4D)?

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end?

//level 1?

always@(posedge clk or negedge rst_n)?

begin?

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? ?? ?? ?? ?? ?? ?? ???z1<=8'b0000_0000;?

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? ?? ?? ?? ?? ? if(ena)?

? ?? ?? ?? ?? ?? ?? ???if(z0[7]==1'b0)?

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? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???z1<=z0-8'h20;??//45deg?

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end?

//level 2?

always@(posedge clk or negedge rst_n)?

begin?

? ?? ???if(!rst_n)?

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? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???y2<=y1+{x1[DATA_WIDTH-1],x1[DATA_WIDTH-1:1]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???z2<=z1-8'h12;??//26deg?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ? end?

? ?? ?? ?? ?? ?? ?? ?? ?else?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ? begin?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???x2<=x1+{y1[DATA_WIDTH-1],y1[DATA_WIDTH-1:1]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???y2<=y1-{x1[DATA_WIDTH-1],x1[DATA_WIDTH-1:1]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???z2<=z1+8'h12;?

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end?

//level 3? ?

always@(posedge clk or negedge rst_n)?

begin?

? ?? ???if(!rst_n)?

? ?? ?? ?? ?? ?begin?

? ?? ?? ?? ?? ?? ?? ???x3<=8'b0000_0000;?

? ?? ?? ?? ?? ?? ?? ???y3<=8'b0000_0000;?

? ?? ?? ?? ?? ?? ?? ???z3<=8'b0000_0000;?

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? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???x3<=x2-{{2{y2[DATA_WIDTH-1]}},y2[DATA_WIDTH-1:2]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???y3<=y2+{{2{x2[DATA_WIDTH-1]}},x2[DATA_WIDTH-1:2]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???z3<=z2-8'h09;??//14deg?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ? end?

? ?? ?? ?? ?? ?? ?? ?? ?else?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ? begin?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???x3<=x2+{{2{y2[DATA_WIDTH-1]}},y2[DATA_WIDTH-1:2]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???y3<=y2-{{2{x2[DATA_WIDTH-1]}},x2[DATA_WIDTH-1:2]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???z3<=z2+8'h09;?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ? end?

end?

//level 4?

always@(posedge clk or negedge rst_n)?

begin?

? ?? ???if(!rst_n)?

? ?? ?? ?? ?? ?begin?

? ?? ?? ?? ?? ?? ?? ???x4<=8'b0000_0000;?

? ?? ?? ?? ?? ?? ?? ???y4<=8'b0000_0000;?

? ?? ?? ?? ?? ?? ?? ???z4<=8'b0000_0000;?

? ?? ?? ?? ?? ?end?

? ?? ?? ?else?

? ?? ?? ?? ?? ? if(ena)?

? ?? ?? ?? ?? ?? ?? ???if(z3[7]==1'b0)?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ? begin?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???x4<=x3-{{3{y3[DATA_WIDTH-1]}},y3[DATA_WIDTH-1:3]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???y4<=y3+{{3{x3[DATA_WIDTH-1]}},x3[DATA_WIDTH-1:3]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???z4<=z3-8'h04;??//7deg?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ? end?

? ?? ?? ?? ?? ?? ?? ?? ?else?

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? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???x4<=x3+{{3{y3[DATA_WIDTH-1]}},y3[DATA_WIDTH-1:3]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???y4<=y3-{{3{x3[DATA_WIDTH-1]}},x3[DATA_WIDTH-1:3]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???z4<=z3+8'h04;?

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end?

//level 5?

always@(posedge clk or negedge rst_n)?

begin?

? ?? ???if(!rst_n)?

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? ?? ?? ?? ?? ?? ?? ???x5<=8'b0000_0000;?

? ?? ?? ?? ?? ?? ?? ???y5<=8'b0000_0000;?

? ?? ?? ?? ?? ?? ?? ???z5<=8'b0000_0000;?

? ?? ?? ?? ?? ?end?

? ?? ?? ?else?

? ?? ?? ?? ?? ? if(ena)?

? ?? ?? ?? ?? ?? ?? ???if(z4[7]==1'b0)?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ? begin?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???x5<=x4-{{4{y4[DATA_WIDTH-1]}},y4[DATA_WIDTH-1:4]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???y5<=y4+{{4{x4[DATA_WIDTH-1]}},x4[DATA_WIDTH-1:4]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???z5<=z4-8'h02;??//4deg?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ? end?

? ?? ?? ?? ?? ?? ?? ?? ?else?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ? begin?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???x5<=x4+{{4{y4[DATA_WIDTH-1]}},y4[DATA_WIDTH-1:4]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???y5<=y4-{{4{x4[DATA_WIDTH-1]}},x4[DATA_WIDTH-1:4]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???z5<=z4+8'h02;?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ? end?

end?

//level 6?

always@(posedge clk or negedge rst_n)?

begin?

? ?? ???if(!rst_n)?

? ?? ?? ?? ?? ?begin?

? ?? ?? ?? ?? ?? ?? ???x6<=8'b0000_0000;?

? ?? ?? ?? ?? ?? ?? ???y6<=8'b0000_0000;?

? ?? ?? ?? ?? ?? ?? ???z6<=8'b0000_0000;?

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? ?? ?? ?else?

? ?? ?? ?? ?? ? if(ena)?

? ?? ?? ?? ?? ?? ?? ???if(z5[7]==1'b0)?

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? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???x6<=x5-{{5{y5[DATA_WIDTH-1]}},y5[DATA_WIDTH-1:5]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???y6<=y5+{{5{x5[DATA_WIDTH-1]}},x5[DATA_WIDTH-1:5]};?

? ?? ???z6<=z5-8'h01;??//2deg?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ? end?

? ?? ?? ?? ?? ?? ?? ?? ?else?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?begin?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???x6<=x5+{{5{y5[DATA_WIDTH-1]}},y5[DATA_WIDTH-1:5]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???y6<=y5-{{5{x5[DATA_WIDTH-1]}},x5[DATA_WIDTH-1:5]};?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???z6<=z5+8'h01;?

? ?? ?? ?? ?? ?? ?? ?? ?? ?? ? end?

end?

always@(posedge clk or negedge rst_n)?

begin?

? ?? ???if(!rst_n)?

? ?? ?? ?? ?for(i=0;i<=PIPELINE;i=i+1)?

? ?? ?? ?? ?? ?? ?? ???quadrant[i]<=2'b00;?

? ?? ???else?

? ?? ?? ?? ?? ?if(ena)?

? ?? ?? ?? ?? ?? ?? ???begin?

? ?? ?? ?? ?? ?? ?? ?? ? for(i=0;i

? ?? ?? ?? ?? ?? ?? ?? ?? ? quadrant[i+1]<= quadrant[i];

? ?? ?? ?? ?? ?? ?? ?? ?? ? quadrant[0]<=phase_in[7:6];

? ?? ?? ?? ?? ?? ?? ?? ?end

end

always@(posedge clk or negedge rst_n)?

begin

? ???if(!rst_n)

? ?? ?? ?begin

? ?? ?? ???sin_out<=8'b0000_0000;

? ?? ?? ???cos_out<=8'b0000_0000;

eps<=8'b0000_0000;

? ?? ?? ?end

? ???else

? ?? ???if(ena)

? ?? ?? ???case(quadrant[7])

? ?? ?? ?? ? 2'b00:begin

? ?? ?? ?? ?? ? sin_out<=y6;

? ?? ?? ?? ?? ? cos_out<=x6;

? ?? ?? ?? ?? ? eps<=z6;

? ?? ?? ?? ? end

? ?? ?? ?? ???2'b01:begin

? ?? ?? ?? ?? ???sin_out<=x6;

? ?? ?? ?? ?? ???cos_out<=~(y6)+ 1'b1;

? ?? ?? ?? ?? ???eps<=z6;

? ?? ?? ?? ? end

? ?? ?? ?? ?2'b10:begin

? ?? ?? ?? ?? ???sin_out<=~(y6)+ 1'b1;

? ?? ?? ?? ?? ???cos_out<=~(x6)+ 1'b1;

? ?? ?? ?? ?? ???eps<=z6;

? ?? ?? ?? ?end

? ?? ?? ?? ?2'b11:begin

? ?? ?? ?? ?? ???sin_out<=~(x6)+ 1'b1;

? ?? ?? ?? ?? ???cos_out<=y6;

? ?? ?? ?? ?? ???eps<=z6;

? ?? ?? ?? ?end

? ?? ?? ?encase

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Verilog(109207) Verilog(109207)
CORDIC(19831) CORDIC(19831)

CORDIC理論分析

　　1、CORDIC 理論　　1.1、坐標旋轉數字計算機CORDIC 　　坐標旋轉數字計算機CORDIC(COordinate Rotation DIgital Computer)算法，通過移位和加減運算，能遞歸計算常用函數值

2010-07-28 17:57:22

1661

CORDIC 算法

我現在寫著一個CORDIC 的 verilog 代碼，但在邏輯上遇到問題。https://www.edaplayground.com/x/3tHk ，為何 y[2] == 0 ? -->

2017-05-14 00:32:53

CORDIC-E2-U1

IP CORE CORDIC ALGO EC/ECP CONF

2023-03-30 12:01:20

CORDIC-E3-U1

IP CORE CORDIC ALGO ECP3 CONF

2023-03-30 12:01:21

CORDIC-E3-UT1

SITE LICENSE CORDIC ALGO ECP3

2023-03-30 12:02:10

CORDIC-P2-U1

IP CORE CORDIC ALGO ECP2 CONF

2023-03-30 12:01:21

CORDIC-X2-U1

IP CORE CORDIC ALGO XP2 CONF

2023-03-30 12:01:21

CORDIC-X2-UT1

SITE LICENSE CORDIC ALGO XP2

2023-03-30 12:02:10

CORDIC-XM-UT1

SITE LICENSE CORDIC ALGO XP

2023-03-30 12:02:11

CORDIC算法實現FFT Verilog編譯正確，怎么得到仿真時序圖？

//-------------------------------------------------------------// Designer : W// Date: 2008.12.16// Discription :Cordic with computation of modulus

2014-11-02 20:03:32

CORDIC算法求助

請問CORDIC算法用verilog算法實現時，角度累加器中的45度，26.56度，14.04度怎么跟verilog語言相對應？

2015-07-11 20:18:57

CORDIC求助

從網上下載的CORDIC例程（應輸出正弦波，仿真不對），求教，看看問題出在哪里,謝謝！

2016-02-22 11:38:05

Cordic IP用戶手冊

CORDIC（Coordinate Rotation Digital Computer）算法即坐標旋轉數字計算方法，是 J.D.Volder1于 1959 年首次提出，主要用于三角函數、雙曲線、指數

2023-08-09 06:45:44

Verilog圖像算法開發板

Verilog HDL數字系統設計篇教程預覽地址：鏈接：http://pan.baidu.com/s/1pK8TlcJ密碼：ojrjETree的開發板開發了下面17種verilog圖像算法下圖為ETree的FPGA視頻音頻開發板，在淘寶店：shop397545458.taobao.com

2017-11-28 22:20:11

verilog實現三次樣條插值

本帖最后由我來看看你在干什么于 2018-5-15 09:10 編輯用verilog實現EMD算法，需要用到三次樣條插值法，請問有做過類似算法實現的嗎，可以講一下verilog實現三次樣條插值的思路，或者相互交流探討一下嗎？

2018-05-13 21:34:56

verilog峰值算法

請問有沒有大神教教我怎么用verilog實現二維峰值的查找？峰值即這個數比它周圍所有數都大！

2016-05-26 09:22:37

算法實現的VLSI結構

請教高手：寫FPGA代碼時，是先自己畫出電路原理圖或框圖、或流程圖，再對照電路框圖寫代碼；還是不需此過程，直接寫代碼。看好多論文都是研究某算法實現的VLSI結構，故個人認為通常應先有電路框圖及結構，再寫verilog，不知對不對？

2013-05-14 21:04:38

FPGA設計中必須掌握的Cordic算法

大多數工程師在碰到需要在 FPGA 中實現諸如正弦、余弦或開平方這樣的數學函數時，首先會想到的是用查找表，可能再結合線性內插或者冪級數（如果有乘法器可用）。不過對這種工作來說，CORDIC 算法

2019-09-19 09:07:16

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本次發布 Gowin CORDIC IP 參考設計及用戶指南。Gowin CORDIC IP 的用戶指南及參考設計可在高云官網下載，其中參考設計已配置一例特定參數，可用于仿真，實例化加插用戶設計后的總綜合，總布局布線。

2022-10-08 08:11:00

Gowin CORDIC IP用戶指南

Gowin CORDIC IP用戶指南主要內容包括功能特征、端口描述、時序說明、配置調用、參考設計等。主要用于幫助用戶快速了解 Gowin CORDIC IP的產品特性、特點及使用方法。

2022-10-08 08:07:55

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2019-09-10 20:07:07

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，各位大神，有人有用Verilog或者VHDL實現的RSA算法源代碼么？小弟急用，謝謝啦！拜謝！

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哪位大神做過xilinx的PC-CFR算法的實現，希望能指導一下！！！

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xilinx vivado調用cordic IP核進行實現時報錯多重驅動？

用vivado2019.2建立工程，工程中調用cordic IP核進行atan求解，功能仿真時正常且滿足要求；綜合時正常；實現時報錯提示多重驅動。如果經cordic計算后的輸出值不用于后續的操作

2023-06-06 17:17:37

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在做夏宇聞教材《從算法設計到硬線邏輯的實現》中第十章練習6-在Verilog HDL中使用函數按原文編譯總是出錯，將[3:0]中的3改為大于3的值就沒錯了，如[4:0].為什么呢？

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2020-11-23 09:15:32

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基于Cordic的正弦信號發生器建模仿真（1）信號頻率范圍10Hz—200KHz；（2）給出Cordic算法信號發生器；（3）可以隨時改變頻率控制字或相位控制字。

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大家好，我有一個平方根，眼壓測量和許多其他功能在我的程序。它們使我的程序變慢了。我聽說過CORDIC函數，但我不知道如何實現它。有人能幫助我嗎？我將非常感謝你。當做阿維斯

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2021-07-28 07:34:30

求助，有誰做過對稱矩陣特征值分解的FPGA實現的么？

有誰做過對稱矩陣特征值分解的FPGA實現的么？網上查了很多資料好多都是零幾年的論文，有用到cordic算法，希望有做過的能夠提供個verilog代碼供我學習，謝過了~

2016-11-07 23:16:45

用fpga實現FFT算法

謝謝各位。。各位大神。。用fpga實現FFT算法，最好是verilog hdl的。。或者推薦一些好書。。

2013-05-06 00:24:19

請問如何使用Verilog硬件描述語言實現AES密碼算法？

如何使用Verilog硬件描述語言實現AES密碼算法？

2021-04-14 06:29:10

請問能不能用CORDIC算法代替ROM表，用FPGA實現CORDIC算法來控制AD9910？

正在做一個課題，用FPGA控制AD9910，但是本人想把基于ROM表的改成基于CORDIC算法的，這樣還能不能用FPGA實現控制AD9910，理論上應該可以的，但是不知道這樣有沒有意義一般都是直接用

2018-12-01 08:47:01

改進型MVR-CORDIC算法研究

分析了CORDIC算法的基本原理和MVR-CODIC算法的特點。在此基礎上，提出了一種改進型MVR-CODIC算法，利用查ROM表代替原算法中比例因子的計算方法，討論了改進后算法的所需ROM表的容

2009-03-04 22:26:26

利用CORDIC 算法在FPGA 中實現可參數化的FFT

針對在工業中越來越多的使用到的FFT，本文設計出了一種利用CORDIC 算法在FPGA 上實現快速FFT 的方法。CORDIC 實現復數乘法比普通的計算器有結構上的優勢，并且采用了循環結構

2009-08-24 09:31:10

高性能HPOR CORDIC算法及實現

CORDIC 算法在通信和圖像處理等各個領域有著廣泛的應用，但是浮點CORDIC 由于迭代延時大且實現復雜沒有得到很好的應用，本文提出了一種修正浮點CORDIC 算法: 高精度順序迭代HPOR

2009-12-15 14:27:24

基于CORDIC算法的NCO實現

基于CORDIC 算法的NCO 實現田力，馮琦（西安電子科技大學電路設計研究所，陜西西安 710071）摘要：NCO 在信號處理方面有著廣泛的應用。而函數發生器是NCO 中的關鍵部分，

2009-12-15 14:30:33

利用CORDIC算法在FPGA中實現可參數化的FFT

針對在工業中越來越多的使用到的FFT，本文設計出了一種利用CORDIC算法在FPGA上實現快速FFT的方法。CORDIC實現復數乘法比普通的計算器有結構上的優勢，并且采用了循環結構的CORDIC算

2010-08-09 15:39:20

CORDIC 算法在三軸電子羅盤中的應用

CORDIC算法是用于計算三角、反三角、指數、對數等超越函數的簡捷算法。將該算法應用在以單片機為核心的三軸電子羅盤中，用于實現羅盤的傾斜補償并計算俯仰角、橫滾角和航向

2010-10-18 16:52:57

復雜數字邏輯系統的Verilog

復雜數字邏輯系統的Verilog

2010-11-01 17:03:59

用Verilog實現8255芯片功能

用Verilog實現8255芯片功能

2010-11-03 17:06:09

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基于CORDIC算法的載波同步鎖相環設計

研究了一種利用CORDIC算法的矢量及旋轉模式對載波同步中相位偏移進行估計并校正的方法。設計并實現了基于CORDIC算法的數字鎖相環。通過仿真，驗證了設計的有效性和高效性。

2010-12-15 14:49:43

基于CORDIC算法2FSK調制器的FPGA設計

本文提出了應用CORDIC(Coordinate Rotation Digital Computer)算法實時計算正弦值的方案，并基于CORDIC算法在FPGA芯片上設計了2FSK調制器。這不僅能夠節省大量的FPGA邏輯資源，而且能很好地兼顧速度

2011-05-31 10:22:06

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雙模式CORDIC算法的FPGA實現

CORDIC算法將復雜的算術運算轉化為簡單的加法和移位操作，然后逐次逼近結果。這種方法很好的兼顧了精度、速度和硬件復雜度，它與VLSI技術的結合對DSP算法的硬件實現具有極大的意義

2011-06-27 17:27:26

基于CORDIC算法的數字下變頻技術設計

摘要：傳統的基于查表法的數控振蕩器耗費大量的FPGA片內資源。為了解決這一問題，提出了一種基于CORDIC（coordinate rotation digital compute，坐標旋轉數值計算）算法的數控振蕩器的設計方

2012-05-28 16:04:59

基于CORDIC算法的數字下變頻技術設計與實現

2012-05-29 16:46:34

基于CORDIC算法的高速ODDFS電路設計

為了滿足現代高速通信中頻率快速轉換的需求，基于坐標旋轉數字計算（CORDIC，Coordinate Rotation Digital Computer）算法完成正交直接數字頻率合成（ODDFS，Orthogonal Direct Digital Frequency Synthes

2013-02-22 16:26:46

復雜數字邏輯系統的Verilog HDL設計方法簡介

verilog verilog verilog verilog verilog verilog verilog verilog

2015-11-12 14:43:51

數字系統設計：VERILOG實現

數字系統設計：VERILOG實現（第2版）

2015-11-30 10:21:33

CORDIC算法在基于FPGA的旋變解碼和PMSM矢量控制中的應用

論文闡述了CORDIC 算法的基本原理，在旋變解碼、坐標變換、SVPWM、輸出限幅等算法中的應用，并給出了實現方法及運算值與實際值的對比，證明了CORDIC 算法具有運算精度高，占用資源少，運算速度快等特點。最后通過一臺額定9kW 的電動車用永磁同步電機實驗驗證了算法的正確性和實用性。

2016-08-03 18:36:25

cordic算法verilog實現（簡單版）

cordic算法verilog實現（簡單版）(轉載）module cordic(clk, phi, cos, sin); parameter W = 13, W_Z = 14; input clk; input [W_Z-1:0] phi; output[W-1:0]

2017-02-11 03:06:11

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用CORDIC IP產生SINE波形

以ISE10.1軟件為例，其集成的CORDIC算法IP為V3.0版本，具體步驟如下：

2017-02-11 11:16:49

2627

FPGA基于CORDIC算法的求平方實現

CORDIC是在沒有專用乘法器（最小化門數量）情況下，一組完成特定功能的算法，包括平方、超越、Log、sin/cos/artan。原理為連續的旋轉一個較小的角度，以一定精度逼近想要的角度。

2017-02-11 19:24:06

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高速低功耗CORDIC算法的研究與實現

針對傳統CORDIC算法流水線結構的迭代次數過多，運算速度不夠快，消耗硬件資源較多的缺點，改進了一種基于旋轉模式并行運算的CORDIC算法。該算法采用二進制兩極編碼和微旋轉角編碼進行低位符號預測

2017-11-16 10:46:22

利用Cordic算法來計算三角函數的值

的應用。因為Cordic 算法只用了移位和加法，很容易用純硬件來實現，因此我們常能在FPGA運算平臺上見到它的身影。不過，大多數的軟件程序員們都沒有聽說過這種算法，也更不會主動的去用這種算法。

2017-11-17 16:37:01

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關于FPGA設計中使用CORDIC算法的教程分享

雖然CORDIC 是實現 DSP 和數學函數最重要的算法之一，但許多設計人員并不熟悉。作者：Adam P. Taylor 首席工程師阿斯特里姆公司 (EADS Astrium

2019-10-06 10:52:00

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verilog實現定時器函數

使用Verilog描述硬件的基本設計單元是模塊（module）。構建復雜的電子電路，主要是通過模塊的相互連接調用來實現的。模塊被包含在關鍵字module、endmodule之內。實際的電路元件。Verilog中的模塊類似C語言中的函數

2017-12-08 17:20:57

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浮點型算法的加、減、乘、除的verilog代碼

描述了浮點型算法的加、減、乘、除的verilog代碼，編寫了6位指數位，20位小數位的功能實現并且通過仿真驗證

2018-01-16 14:15:54

基于FPGA的Cordic算法實現的設計與驗證

本文是基于FPGA實現Cordic算法的設計與驗證，使用Verilog HDL設計，初步可實現正弦、余弦、反正切函數的實現。將復雜的運算轉化成FPGA擅長的加減法和乘法，而乘法運算可以用移位運算代替

2018-07-03 10:18:00

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基于CORDIC的高速Sobel算法實現

為提高圖像邊緣檢測的處理速度，提出一種基于CORDIC的高速Sobel算法實現。

2018-10-05 09:54:00

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CORDIC算法的原理及具體應用

CORDIC（Coordinate Rotation Digital Computer）算法即坐標旋轉數字計算方法，是J.D.Volder1于1959年首次提出，主要用于三角函數、雙曲線、指數、對數

2019-11-13 07:09:00

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Verilog的學習PPT課件合集免費下載

本文檔的主要內容詳細介紹的是Verilog的學習PPT課件合集免費下載包括了：從算法設計到硬線邏輯的實現，復雜數字邏輯系統的Verilog HDL設計方法簡介，示例，語法的資料合集。

2020-04-30 08:00:00

如何才能在FPGA上實現對數函數

函數和算術操作的循環迭代算法。CORDIC 算法主要由加法、移位實現，從而大大降低了占用的FPGA 資源。該文介紹一種由CORDIC 算法推導的對數函數在FPGA 上的實現。

2020-08-07 17:14:00

如何使用FPGA實現CORDIC算法在跟蹤環中的應用

主要介紹了坐標旋轉數字計算（CORDIC）算法在US，g，鑒別器中的應用，包括碼跟蹤環、鎖頻環和鎖相環鑒別器，并進行了FPGA實現。在設計中，采用統一cORDIc算法優化方法減少硬件開銷，用非流水

2021-01-22 16:12:00

如何使用FPGA實現CORDIC算法的QAM調制系統

提出了一種基于流水線CORDIC的算法實現QAM調制，可有效節省硬件資源，提高運算速度。用Verilog HDL對本設計進行了編程和功能仿真，仿真結果表明，本設計具有一定的實用性。

2021-02-01 14:54:02

一文帶你們了解什么是CORDIC算法

迭代方程里，從而額提出了一種統一的CORDIC算法形式。 CORDIC算法的核心是利用加法和移位的迭代操作去替代復雜的運算，從而非常有

2021-04-11 11:16:50

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FPGA設計中DAC控制的Verilog實現

FPGA設計中DAC控制的Verilog實現(單片機電源維修)-該文檔為FPGA設計中DAC控制的Verilog實現資料，講解的還不錯，感興趣的可以下載看看…………………………

2021-07-26 12:18:48

使用Verilog HDL設計實現Cordic算法

任何適合產品實現的算法，都是將簡易實現作為第一目標。CORDIC算法是建立在適應性濾波器、FFT、解調器等眾多應用基礎上計算超越函數的方法。其核心思想是二分逐次逼近。???? CORDIC

2021-08-16 11:21:11

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算法之空間復雜度

算法之空間復雜度：衡量一個算法運行需要開辟的額外空間

2022-08-31 10:29:40

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在FPGA中利用CORDIC算法IP核實現三角函數關系的轉換

在FPGA硬件實現CORDIC的邏輯其實是很簡單的，就是設置好輸入輸出的位寬，然后建立好對應的精度表，通過旋轉加得到運算結果。

2022-10-17 11:58:58

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如何將算法“翻譯”成Verilog？

然而再復雜的算法，在設計工程師的眼里，也就是一堆數學公式，算法設計者也應該盡量做簡單的算法實現，比如除法，求冪次方、開平方等復雜運算到了設計工程師這里都已經轉化成了簡單的乘法和加法運算。更復雜的就是累加、累乘（我所能接觸到的）。

2022-11-03 15:38:20

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CORDIC算法簡介

在信號處理領域，CORDIC（Coordinate Rotation Digital Computer，坐標旋轉數字計算機）算法具有重大工程意義。

2023-03-28 09:39:03

1099

基2FFT的verilog代碼實現及仿真

上文基2FFT的算法推導及python仿真推導了基2FFT的公式，并通過python做了算法驗證，本文使用verilog實現8點基2FFT的代碼。

2023-06-02 12:38:57

630

怎樣使用CORDIC算法求解角度正余弦呢？

CORDIC（Coordinate Rotation Digital Computer）算法即坐標旋轉數字計算方法，是J.D.Volder1于1959年首次提出，主要用于三角函數、雙曲線、指數、對數的計算。

2023-08-31 14:54:21

1106

FPGA實現Cordic算法求解arctanθ

由于在項目中需要使用的MPU6050，進行姿態解算，計算中設計到arctan 和 sqr(x*2 + y * 2),這兩部分的計算，在了解了一番之后，發現Cordic算法可以很方便的一次性求出這兩個這兩部分的計算。

2023-09-27 09:30:26

685

基于流水線CORDIC算法通用數字調制器的FPGA實現方案

電子發燒友網站提供《基于流水線CORDIC算法通用數字調制器的FPGA實現方案.pdf》資料免費下載

2023-10-27 09:46:19

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cordic算法verilog實現（復雜版） - 全文

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